KR930006853B1 - 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법 - Google Patents
소오스/드레인 자기정합 방식의 반도체 장치의 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 일반적인 MOS형 트랜지스터의 패턴의 평면도.
제2a 내지 2d도는 종래의 소오스/드레인 자기정합형 트랜지스터의 제조공정 단면도.
제3a 내지 3e도는 본 발명의 일실시예에 따른 소오스/드레인 자기정합 방식의 반도체 장치 제조공정의 단면도.
제4도는 상기 제3d도 공정을 거친 단계에서 얻어진 반도체 장치의 넓이 방향의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 비활성영역
3 : 게이트 절연층 4 : 제1전도성 게이트 전극층
5 : 절연층 6 : 실리콘질화막층
7 : 저농도 소오스/드레인 영역 8 : 측벽절연층
9 : 고농도 소오스/드레인 영역 10 : 제2도전층
12 : 층간절연층 13 : 소오스 전극
14 : 드레인 전극
본 발명은 소오스/드레인 자기정합(self-alignment) 방식의 반도체 장치의 제조방법에 관한 것으로서, 특히 서브미크론 급의 반도체 장치에서 문제가 되는 전극간의 기생 정전용량을 감소시킬 수 있는 구조를 채택한 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법에 관한 것이다.
일반적으로 MOS FET를 제조할 경우에는 소오스 및 드레인 전극을 형성하기 위해서는 제1도에 표시된 바와같이 게이트 전극(G)과 소오스/드레인 전극(S,D)간에 일정거리(X)를 유지하여야 하며, 각 전극은 반드시 활성영역(active region) 위에 형성되어야 하므로 면적상의 손실이 불가피하다. 따라서, 이러한 면적상의 손실을 줄이기 위해 게이트 전극과 소오스/드레인 전극을 절연물질에 의해 자동적으로 분리되게 하고 소오스/드레인 전극을 비활성영역인 피일드 영역(field region)위에 형성하는 소오스/드레인 자기정합방식 MOS FET가 개발되었다.
이러한 소오스/드레인 자기정합 방식에 의한 트랜지스터를 제조하는 종래의 기술은 대체로 측벽게이트 산화막을 이용하여 게이트와 소오스/드레인 전극을 분리하는 방법과, 활성영역과 비활성영역에 도전성 물질을 형성한 후, 게이트가 형성될 부분을 반응성 이온식각(RIE) 방법으로 제거하고, 게이트 산화막을 형성한 후 그 위에 게이트 전극을 형성하는 방법등의 여러가지 기술이 발표되어 있으나, 이들 방법은 모두 트랜지스터의 구조선택이 용이하지 못하거나, 게이트 산화막의 성능이 저하되거나 혹은 제조방법이 복잡한 단점을 가지고 있었다.
상기한 종래 기술중 , 1986년 IEEE ELECTRON DEVICE LETTERS지 7권 5호에 더블류. 티. 린치에 의해 발표된 후자 기술에 관한 소오스/드레인 자기정합형 트랜지스터의 제조방법이 제2a 내지 2d도에 나타내어져 있다.
이 방법은 우선 제2a도에 도시된 바와같이 P형기판(21)위에 필드 산화층에 의해 활성영역과 비활성영역(22)을 정의하고, 폴리실리콘을 사용하여 후에 소오스/드레인 전극이 형성될 제1전도층(23)을 그위에 형성한다. 그후 제1전도층(23)에 비소 또는 인 이온을 주입한다.
제2b도에서 제1전도층(23)위에 실리콘 질화막의 절연층(24)를 형성한 다음 게이트 영역이 형성될 부분에 대해 패턴닝을 행하여 절연층과 제1도전층을 제거한다.
그후 열산화에 의해 게이트 절연층(25)을 형성하며 이때 동시에 제1전도층에 주입된 불순물이 확산되어 소오스/드레인 영역(26,27)이 형성된다.
제2c도에서는 게이트 절연층(25)과 절연층(24)위에 고농도 폴리실리콘을 도포한후 패턴닝을 행하여 게이트 전극(18)을 형성한다.
제2d도에서는 층간절연층(29)을 형성한 후 패턴닝을 행하여 소오스 전극(30)과 드레인 전극(31)이 형성될 접촉창을 형성하고 이 접촉창에 금속재료를 사용하여 소오스/드레인 전극(30,31)을 형성한다.
그러나 상기 방법에 의해 제조된 트랜지스터는 제2b도에 표시된 바와같이 게이트 영역 상부에 게이트 전극(28)을 이루는 고농도 폴리실리콘이 직접 닿아 있기 때문에 채널 영역의 오염이 발생될 수 있다. 또한, 게이트 영역 상부의 폴리실리콘을 제거할 때 게이트 절연층(25)이 형성될 부분에 결함을 발생시켜 게이트 산화막의 길이 저하될 우려가 있다. 더욱이, 제2C도 처럼 게이트 전극(28)이 소오스/드레인 전극이 형성되는 제1전도층(23)위에 일부가 겹쳐지도록 형성되므로 게이트 전극(28)이 폭이 넓어질 뿐 아니라 게이트와 소오스/드레인 간의 기생 정전용량의 증대를 가져오게 된다.
따라서 본 발명의 목적은 상기한 결점들을 극복하여 전극간의 기생 정전용량을 감소시키고, 게이트 산화막의 질을 저하시키지 않은 뿐만 아니라, 트랜지스터의 구조선택이 용이하며 제조공정이 간단한 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위해 본 발명에 따르면 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법에 있어서, 반도체 기판(1) 표면에 활성영역과 비활성영역(2)을 형성하는 제1공정과, 상기 제1공정에서 얻어진 구조의 표면에 게이트 절연막을 이루는 제1절연층(3), 게이트 전극을 이루는 제1전도층(4), 제2절연층 (5) 및 에치정치층(6)을 연속적으로 형성하는 제2공정과, 상기 제2공정으로부터 얻어진 구조에서 게이트 영역을 제외한 나머지 부분을 반응성 이온 에칭법에 의해 제거한 후 미제거부분의 주변에 측벽절연막(8)을 형성하는 제3공정, 소오스/드레인 전극(13,14)형성을 위한 제2전도층(10)을 형성한 후 에치정지층(6)을 이용한 에치백 방법에 의해 게이트 전극(4)과 소오스/드레인 전극(13,14)을 분리하는 제4공정으로 구성되는 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법이 제공된다.
이하에 첨부된 도면을 참고하여 본 발명에 따른 반도체 장치의 제조방법을 설명한다.
제3a 내지 제3e도는 본 발명에 따른 소오스/드레인 자기정합 방식에 의한 반도체 장치 제조방법의 바람직한 실시예를 표시한다.
제3a 내지 3e도는 저도우핑 드레인(LDD: lightly doped drain)구조의 트랜지스터를 채택한 경우를 예를 들어 설명한다.
제3a도는 n형 또는 p형으로 도우핑된 실리콘기판(1)위에 필드 산화층(2)을 형성하여 활성영역과 비활성 영역(2)을 정의하고 그위에 열산화에 의해 80Å 내지 200Å 두께로 게이트 절연층(3)을 형성한다.
여기서 n형 또는 p형으로 도우핑된 실리콘기판(1)은 p형 또는 n형으로 도우핑된 실리콘기판 위에 형성된 n형 웰 또는 p형 웰로 대치될 수 있으며, 게이트 절연층(3)을 형성하기 전후에 트랜지스터의 드레시홀드전압을 조절하기 위한 불순물 도우핑이 실시될 수도 있다.
이어서 게이트 절연층(3) 위에 제1전도성 게이트 전극층(4)을 통상적인 CVD 방법에 의해 2000Å 두께로 형성하고, 그 위에 절연층(5)을 1000Å 정도의 두께로 형성한다. 그후 반응성 이온 에칭(RIE) 처리시 에치정지층(etch stopper)으로 사용되는 실리콘 질화막층(6)을 1000Å 두께로 형성한다.
이때 실리콘 질화막(6)은 같은 용도의 다른 물질, 예를들어 실리콘 산화막으로 대치될 수 있고, 상기 게이트 절연층(3)은 실리콘 산화막 또는 실리콘 질화막의 단독 또는 복합층으로 이루어질 수 있다. 그리고 제1도전성 게이트 전극층(4)은 고농도 폴리실리콘, 메탈 또는 메탈 실리사이드나 TiN 또는 TiW의 단독 또는 복합층으로 이루어질 수 있다.
제3b도는 게이트 전극(4)형성 공정으로서 게이트 전극(4)을 위한 패턴닝을 반응성 이온 에칭법에 의해 형성한다.
그후 비소 이온(As+)을 소오스/드레인 영역에 1013내지 1014원자/cm2투여율로 주입(implantation)하여 저농도 소오스/드레인 여영(7)을 형성한다. 그후 게이트 전극(4)과 소오스/드레인 전극 간의 분리를 위해, 패턴닝된 게이트 전극(4)을 덮는 절연층을 형성하고 이를 패턴닝하여 측벽절연층(8)을 형성한다.
제3C도는 상기 측벽절연층(8)을 스페이서(spacer)로 사용하여 소오스/드레인 영역을 형성하기 위해 비소이온을 1015원자/cm2투열율로 주입하여 고농도 소오스/드레인 영역(9)을 형성하고, 그후 소오스/드레인 전극 형성을 위한 제2전도층(10)은, 8000Å 내지 10000Å 두께로 형성한다. 이때, 제2전도층(10)은 예를들어 고농도 폴리실리콘 또는 메탈 또는 메탈 실리사이드 또는 TiN 또는 TiW의 단독 또는 복합층으로 이루어질 수 있다.
또한 여기서 트랜지스터의 구조는, 예를들어 종래방법, LDD 또는 이중확산 드레인(DDD : double diffused drain)중 어느 하느를 선택하는 것은 저농도 불순물 영역(7)과 고농도 영역(7)을 형성할때 선택적으로 도우핑을 하거나 다른 도우핑의 선택으로 실현될 수 있다.
제3d도는 제3c도에서 얻어진 반도체에 실리콘 질화막층(6)을 에치정지층으로 하여 반응성 이온에칭(RIE) 방법에 의한 에치백(etch back) 공정으로 웨이퍼 전면에서 제2전도층(10)을 평탄하게 에칭한다. 그후 에치정지층으로 사용된 실리콘 질화막층(6)도 RIE 방법으로 제거한다.
이때 유의할 점은 제4도에 개략적으로 표시된 바와같이 실리콘 산화막을 에지 정지층으로 사용하는 경우에는 불활성영역위에 여분의 실리콘 질화막층이 존재할 가능성이 있으므로 후속 공정중 메탈 전극과의 접촉개구를 형성할때 용이하게 하기 위해 이를 제거하기 위한 습식 에칭공정이 첨거되어야 한다.
제3e도는 제3d도에서 얻어진 평탄화된 제2전도층(10)위에 층간절연층(12)을 형성하고, 이 층간절연층(12)의 비활성영역(2)의 상부에서 접촉개구를 형성하며 소오스/드레인 메탈 전극(13,14)을 형성하여서 반도체 장치 제작이 완료된다.
이와같이 본 발명에 따르면 게이트 산화막의 질을 저하시키지 않고 제조될 수 있으며, 게이트 전극과 소오스/드레인 전극간의 겹치는 부분이 없게 되므로 기생 정전용략이 크게 감소된 반도체 장치가 얻어진다.
더욱이 본 발명에 의한 반도체 제조방법은 제조공정이 간단해지고 트랜지스터의 구조 선택의 가변성이 증가하는 이점이 있다.
Claims (4)
- 소오스/드레인 자기정합 방식의 반도체 장치의 제조 방법에 있어서, 반도체 기판(1) 표면에 활성영역과 비활성영역(2)을 형성하는 제1공정과, 상기 제1공정에서 얻어진 구조의 표면에 게이트 절연막을 이루는 제1절연층(3), 게이트 전극을 이루는 제1전도층(4), 제2절연층 (5) 및 에치정치층(6)을 연속적으로 형성하는 제2공정과, 상기 제2공정으로부터 얻어진 구조에서 게이트 영역을 제외한 나머지 부분을 반응성 이온 에칭법에 의해 제거한 후 미제거부분의 주변에 측벽절연막(8)을 형성하는 제3공정과, 소오스/드레인 전극(13,14)형성을 위한 제2전도층(10)을 형성한 후 에치정지층(6)을 이용한 에치백 방법에 의해 게이트 전극(4)과 소오스/드레인 전극(13,14)을 분리하는 제 4공정으로 구성되는 특징으로 하는 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법.
- 제1항에 있어서, 상기한 제1전도층(4) 형성용 재료가 고농도 폴리실리콘, 메탈 또는 메탈 실리사이드, 또는 TiW 또는 TiN으로 구성되는 그룹으로부터 선택되는 하나 또는 그 이상의 혼합물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기한 제2절연층(5) 및 에치정지층(6) 형성용 재료가 실리콘 산화물 또는 실리콘 질화막중의 어느 하나 또는 2이상의 혼합물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기한 제2전도층(10) 형성용 재료가 고농도 폴리실리콘, 메탈 또는 메탈 실리사이드 또는 TiW 또는 TiN으로 구성되는 그룹으로부터 선택되는 하나 또는 2이상의 혼합물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
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|---|---|
| KR920008971A KR920008971A (ko) | 1992-05-28 |
| KR930006853B1 true KR930006853B1 (ko) | 1993-07-24 |
Family
ID=19304489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900016057A KR930006853B1 (ko) | 1990-10-10 | 1990-10-10 | 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930006853B1 (ko) |
-
1990
- 1990-10-10 KR KR1019900016057A patent/KR930006853B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008971A (ko) | 1992-05-28 |
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