JPH0666326B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0666326B2 JPH0666326B2 JP6155487A JP6155487A JPH0666326B2 JP H0666326 B2 JPH0666326 B2 JP H0666326B2 JP 6155487 A JP6155487 A JP 6155487A JP 6155487 A JP6155487 A JP 6155487A JP H0666326 B2 JPH0666326 B2 JP H0666326B2
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- Japan
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- gate
- oxide film
- main
- drain
- gate oxide
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置およびその製造方法に関し、特に超
ＬＳＩの構成要素であるＭＯＳＦＥＴ（電界効果トラン
ジスタ）に関するものである。
ＬＳＩの構成要素であるＭＯＳＦＥＴ（電界効果トラン
ジスタ）に関するものである。
従来の技術 高集積化の実現のため素子が縮小されているため、素子
内の電界強度が高くなり耐圧が低下している。これを改
善するため、ソース・ドレインを低・高濃度の２領域で
構成するＬＤＤ（Lightly Doped Draiu）構造が提案さ
れ開発されている。ゲートを形成したのち、低濃度領域
（n-）を形成するためのＰイオンを１×１０13cm-2注入
し、ゲート両端面にSiO2から成る側壁を気相成長＋垂直
ドライエッチで自己整合的に形成し、そのSiO2側壁をマ
スクとして高濃度（n+）ソース・ドレインを４×１０15
cm-2のＡＳ注入で形成し、大体側壁の巾だけずれたn-・
n+構造が形成されている。
内の電界強度が高くなり耐圧が低下している。これを改
善するため、ソース・ドレインを低・高濃度の２領域で
構成するＬＤＤ（Lightly Doped Draiu）構造が提案さ
れ開発されている。ゲートを形成したのち、低濃度領域
（n-）を形成するためのＰイオンを１×１０13cm-2注入
し、ゲート両端面にSiO2から成る側壁を気相成長＋垂直
ドライエッチで自己整合的に形成し、そのSiO2側壁をマ
スクとして高濃度（n+）ソース・ドレインを４×１０15
cm-2のＡＳ注入で形成し、大体側壁の巾だけずれたn-・
n+構造が形成されている。
発明が解決しようとする問題点 n-の表面の大部分は絶縁膜である側壁に覆われていてゲ
ートの影響力が及ばない。従ってn-の表面は外界の影響
を受けやすく素子特性が不安定である。
ートの影響力が及ばない。従ってn-の表面は外界の影響
を受けやすく素子特性が不安定である。
また、ゲート酸化膜は高集積化に伴なって薄くなってお
り、ゲートの形成時に、ゲート／酸化膜の選択エッチ比
が有限のため、薄いゲート酸化膜がゲート周辺ではさら
に薄くなり、後に気相成長膜で側壁を形成するものその
膜質は熱酸化膜より劣るので耐圧低下が問題である。
り、ゲートの形成時に、ゲート／酸化膜の選択エッチ比
が有限のため、薄いゲート酸化膜がゲート周辺ではさら
に薄くなり、後に気相成長膜で側壁を形成するものその
膜質は熱酸化膜より劣るので耐圧低下が問題である。
本発明はこの様な従来例の問題点を解決するためになさ
れたものである。
れたものである。
問題点を解決するための手段 すなわち、本発明の半導体装置は、１導電型半導体基板
上に第１ゲート酸化膜を介して設けられた主ゲート、上
記基板上に第２ゲート酸化膜を介しかつ上記主ゲート両
側に接して設けられた副ゲート、上記主及び副ゲートに
より隔てられ上記基板表面に設けられた２導電型のソー
ス・ドレインを備え、上記第２ゲート酸化膜が第１ゲー
ト酸化膜と同等以上の厚みでしかも上記ソース・ドレイ
ンが低・高濃度の２領域から成っていて、上記低濃度領
域表面が主ゲートと副ゲートによりすべて覆われている
構造を有するものである。
上に第１ゲート酸化膜を介して設けられた主ゲート、上
記基板上に第２ゲート酸化膜を介しかつ上記主ゲート両
側に接して設けられた副ゲート、上記主及び副ゲートに
より隔てられ上記基板表面に設けられた２導電型のソー
ス・ドレインを備え、上記第２ゲート酸化膜が第１ゲー
ト酸化膜と同等以上の厚みでしかも上記ソース・ドレイ
ンが低・高濃度の２領域から成っていて、上記低濃度領
域表面が主ゲートと副ゲートによりすべて覆われている
構造を有するものである。
そして、本発明の方法は、１導電型半導体基板上に第１
ゲート酸化膜を介して主ゲートを形成する工程、上記主
ゲート側壁を酸化防止被膜で覆う工程、熱酸化により上
記主ゲート直下以外の領域に上記第１ゲート酸化膜と同
等以上の厚みの第２ゲート酸化膜を形成する工程、上記
酸化防止被膜を除去し低濃度ソース・ドレインを上記主
ゲートをマスクとしてイオン注入で形成する工程、上記
主ゲート両側に接した導電性材料から成る側壁を形成す
る工程、上記導電性材料から成る側壁をマスクとして高
濃度ソース・ドレインをイオン注入で形成する工程とを
含んで成るものである。
ゲート酸化膜を介して主ゲートを形成する工程、上記主
ゲート側壁を酸化防止被膜で覆う工程、熱酸化により上
記主ゲート直下以外の領域に上記第１ゲート酸化膜と同
等以上の厚みの第２ゲート酸化膜を形成する工程、上記
酸化防止被膜を除去し低濃度ソース・ドレインを上記主
ゲートをマスクとしてイオン注入で形成する工程、上記
主ゲート両側に接した導電性材料から成る側壁を形成す
る工程、上記導電性材料から成る側壁をマスクとして高
濃度ソース・ドレインをイオン注入で形成する工程とを
含んで成るものである。
本発明を用いることにより、たとえばn-層の表面をもゲ
ート電極で覆う。その際、n-層上のゲート酸化膜はチャ
ネル部のそれと同等以上の厚みとする。この構造を実現
するため、主ゲート形成後、主ゲート側面を酸化防膜で
覆って主ゲート部以外の酸化膜を厚くしてのち、主ゲー
ト両側面に接し、電気的にも接続された副ゲートを形成
する。
ート電極で覆う。その際、n-層上のゲート酸化膜はチャ
ネル部のそれと同等以上の厚みとする。この構造を実現
するため、主ゲート形成後、主ゲート側面を酸化防膜で
覆って主ゲート部以外の酸化膜を厚くしてのち、主ゲー
ト両側面に接し、電気的にも接続された副ゲートを形成
する。
作用 本発明によれば、たとえばn-層上がゲートに覆われてい
るので、外界の影響がそれでしや断される。ゲート端部
でのゲート酸化膜厚の減少がないのでゲートの耐圧低下
はない。
るので、外界の影響がそれでしや断される。ゲート端部
でのゲート酸化膜厚の減少がないのでゲートの耐圧低下
はない。
実施例 本発明の半導体装置の実施例としてＬＤＤＭＯＳトラン
ジスタ構造を第１図に示す。Ｐ型１０Ω，cm（１００）
面のシリコン半導体基板１に分離用の厚い酸化膜（１μ
ｍ）２が選択的に形成され、厚さ８０nmの第１のゲート
酸化膜３ａを介してポリシリコン（厚さ0.３μｍ）の主
ゲート４ａおよびその両側面に接続しかつ基板１上に第
２のゲート酸化膜（厚さ１００Å）３ｂを介して同じく
ポリシリコンの副ゲート４ａが形成されてゲート４を成
している。主ゲート４ａをマスクとしたＰ ＋注入による
n-層５，５′および副ゲート４ｂをマスクとしたＡＳ ＋
注入によるn+層６，６′が低・高濃度のソース・ドレイ
ンを成しており、n-層５，５′は第２ゲート酸化膜３ｂ
を介して副ゲート４ｂに覆われている。ゲートが低い電
圧でドレインが高い電圧のとき、n-層表面はゲートに覆
われているので空乏化される。その分n-層５，５′内に
はドレイン電圧の増大に伴ない空乏層が拡がりn-−Ｐ基
板間接合での電界強度が低下する。従って、従来例の絶
縁膜側壁と同等の電界強度で十分なら、n-層をより濃く
する事が出来る。n-層は寄生抵抗を有しているので、本
発明ではその寄生抵抗が小さくできる。
ジスタ構造を第１図に示す。Ｐ型１０Ω，cm（１００）
面のシリコン半導体基板１に分離用の厚い酸化膜（１μ
ｍ）２が選択的に形成され、厚さ８０nmの第１のゲート
酸化膜３ａを介してポリシリコン（厚さ0.３μｍ）の主
ゲート４ａおよびその両側面に接続しかつ基板１上に第
２のゲート酸化膜（厚さ１００Å）３ｂを介して同じく
ポリシリコンの副ゲート４ａが形成されてゲート４を成
している。主ゲート４ａをマスクとしたＰ ＋注入による
n-層５，５′および副ゲート４ｂをマスクとしたＡＳ ＋
注入によるn+層６，６′が低・高濃度のソース・ドレイ
ンを成しており、n-層５，５′は第２ゲート酸化膜３ｂ
を介して副ゲート４ｂに覆われている。ゲートが低い電
圧でドレインが高い電圧のとき、n-層表面はゲートに覆
われているので空乏化される。その分n-層５，５′内に
はドレイン電圧の増大に伴ない空乏層が拡がりn-−Ｐ基
板間接合での電界強度が低下する。従って、従来例の絶
縁膜側壁と同等の電界強度で十分なら、n-層をより濃く
する事が出来る。n-層は寄生抵抗を有しているので、本
発明ではその寄生抵抗が小さくできる。
次に本発明の製造工程の一例について第２図に沿って述
べる。
べる。
(A)基板１上に選択的に分離用酸化膜２を約１μｍ厚に
選択酸化法で成長せしめてのち、露出した基板１表面に
熱酸化で第１のゲート酸化膜３ａを約８nm厚に成長せし
め引続きポリシリコン４ａを気相成長法で厚さ0.３μｍ
になるよう堆積せしめてパターンを形成する。このと
き、露出したゲート酸化膜３ａ′はドライエッチングで
一部除去され薄くなる。
選択酸化法で成長せしめてのち、露出した基板１表面に
熱酸化で第１のゲート酸化膜３ａを約８nm厚に成長せし
め引続きポリシリコン４ａを気相成長法で厚さ0.３μｍ
になるよう堆積せしめてパターンを形成する。このと
き、露出したゲート酸化膜３ａ′はドライエッチングで
一部除去され薄くなる。
(B)ゲート４ａの側壁をシリコン窒化膜の様な酸化防止
膜７で覆い、ポリシリコン４ａの端部での酸化膜の膨張
を抑えつつ薄くなった酸化膜３ａ′を熱酸化で１０nm厚
まで厚くして第２ゲート酸化膜３ｂを成長せしめる。
膜７で覆い、ポリシリコン４ａの端部での酸化膜の膨張
を抑えつつ薄くなった酸化膜３ａ′を熱酸化で１０nm厚
まで厚くして第２ゲート酸化膜３ｂを成長せしめる。
(C)ゲート４ａをマスクとして、Ｐ ＋を１×１０13cm-2
注入してn-層５，５′を形成する。注入前に酸化防止膜
７を除去しておく。これは、n-層５，５′がゲート４ａ
と必らず重なり部分を持つようにするためである。
注入してn-層５，５′を形成する。注入前に酸化防止膜
７を除去しておく。これは、n-層５，５′がゲート４ａ
と必らず重なり部分を持つようにするためである。
(D)ポリシリコンを堆積し、ドライエッチすることでゲ
ート４ａの両側面に於て接したポリシリコンの副ゲート
４ｂが形成される。これをマスクとしてＡＳ ＋を４×１
０15cm-2注入してn+層６，６′が形成される。n-層５，
５′とn+層６，６′は接続されていてソース・ドレイン
を成している。
ート４ａの両側面に於て接したポリシリコンの副ゲート
４ｂが形成される。これをマスクとしてＡＳ ＋を４×１
０15cm-2注入してn+層６，６′が形成される。n-層５，
５′とn+層６，６′は接続されていてソース・ドレイン
を成している。
発明の効果 本発明によれば、 (1)n-層上がすべてゲートで覆われているので外界の影
響を受けず特性が安定している。
響を受けず特性が安定している。
(2)ゲート・ドレイン間電圧が直接印加される部分のゲ
ート酸化膜が薄くならないので耐圧低下がない。
ート酸化膜が薄くならないので耐圧低下がない。
(3)ゲート・ドレイン間電圧でn-層表面が空乏化され易
いのでドレイン・ソース耐圧は高い。あるいは、耐圧を
従来通り保てば、その分n-層を高濃度に出来るので寄生
抵抗が低く、ドレイン電流が高い。
いのでドレイン・ソース耐圧は高い。あるいは、耐圧を
従来通り保てば、その分n-層を高濃度に出来るので寄生
抵抗が低く、ドレイン電流が高い。
(4)副ゲート直下のゲート酸化膜を成長せしめる際、主
ゲート側面を酸化防止膜で覆うので、主ゲート直下のゲ
ート酸化膜厚は影響を受けず、チャネルの電気特性は維
持されている。
ゲート側面を酸化防止膜で覆うので、主ゲート直下のゲ
ート酸化膜厚は影響を受けず、チャネルの電気特性は維
持されている。
等の効果がもたらされ、ますます微細化が進むＭＯＳＦ
ＥＴの特性を向上させるものである。
ＥＴの特性を向上させるものである。
第１図は本発明の実施例のＭＯＳトランジスタの断面
図、第２図(A)〜(D)は本実施例のＭＯＳトランジスタの
製造方法を示す工程断面図である。 １……シリコン半導体基板、２……酸化物、３……ゲー
ト酸化膜、４……ゲート、４ａ……主ゲート、４ｂ……
副ゲート、５，５′……n-層、６，６′……n+層、７…
…酸化防止膜。
図、第２図(A)〜(D)は本実施例のＭＯＳトランジスタの
製造方法を示す工程断面図である。 １……シリコン半導体基板、２……酸化物、３……ゲー
ト酸化膜、４……ゲート、４ａ……主ゲート、４ｂ……
副ゲート、５，５′……n-層、６，６′……n+層、７…
…酸化防止膜。
Claims (2)
- 【請求項１】１導電型半導体基板上に第１ゲート酸化膜
を介して設けられた主ゲート、上記基板上に第２ゲート
酸化膜を介しかつ上記主ゲート両側に接して設けられた
副ゲート、上記主及び副ゲートにより隔てられ上記基板
表面に設けられた２導電型のソース・ドレインを備え、
上記第２ゲート酸化膜が第１ゲート酸化膜と同等以上の
厚みでしかも上記ソース・ドレインが低・高濃度の２領
域から成り、上記低濃度領域表面が主ゲートと副ゲート
によりすべて覆われている半導体装置。 - 【請求項２】１導電型半導体基板上に第１ゲート酸化膜
を介して主ゲートを形成する工程、上記主ゲート側壁を
酸化防止被膜で覆う工程、熱酸化により上記主ゲート直
下以外の領域に上記第１ゲート酸化膜と同等以上の厚み
の第２ゲート酸化膜を形成する工程、上記酸化防止被膜
を除去し低濃度ソース・ドレインを上記主ゲートをマス
クとしてイオン注入で形成する工程、上記主ゲート両側
に接した導電性材料から成る側壁を形成する工程、上記
導電性材料から成る側壁をマスクとして高濃度ソース・
ドレインをイオン注入で形成する工程とを含んで成る半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6155487A JPH0666326B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6155487A JPH0666326B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227059A JPS63227059A (ja) | 1988-09-21 |
| JPH0666326B2 true JPH0666326B2 (ja) | 1994-08-24 |
Family
ID=13174445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6155487A Expired - Lifetime JPH0666326B2 (ja) | 1987-03-17 | 1987-03-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666326B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212835A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH02139937A (ja) * | 1988-11-18 | 1990-05-29 | Nec Corp | Ｌｄｄ構造のｍｏｓｆｅｔ |
| FR2654258A1 (fr) * | 1989-11-03 | 1991-05-10 | Philips Nv | Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse. |
| US5371391A (en) * | 1991-12-20 | 1994-12-06 | Nippon Steel Corporation | MOS semiconductor device and method of fabricating the same |
| KR100317642B1 (ko) * | 1999-05-27 | 2001-12-22 | 구본준, 론 위라하디락사 | 금속 도금을 이용한 박막트랜지스터의 제조방법 |
-
1987
- 1987-03-17 JP JP6155487A patent/JPH0666326B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63227059A (ja) | 1988-09-21 |
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