KR0175382B1 - 다결정 실리콘 측벽을 이용한 게이트-드레인 중첩 저농도 도핑 드레인 구조의 반도체 장치의 제조 방법 - Google Patents

다결정 실리콘 측벽을 이용한 게이트-드레인 중첩 저농도 도핑 드레인 구조의 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은 GOLD 구조의 반도체 장치 및 그 제조 방법에 관한 것으로, 게이트 전극과 필드 산화막 사이의 반도체 기판 표면에 통상의 게이트 산화막보다 두꺼운 산화막을 형성하고, 그 위에 게이트 전극의 측면에 폴리실리콘 측벽을 형성하여 LDD영역과의 중첩 길이를 조절하며 게이트-드레인 간의 기생 용량을 줄여 스위칭 속도를 증가하는 반도체 장치 및 그 제조 방법이다. 또한 산화막 격벽을 이용하여 소스-드레인 영역을 형성하고, LDD 영역을 확보하여 게이트 전극와의 중첩 길이를 조절하여 형성할 수 있는 반도체 장치 및 그 제조 방법이다.

Description

다결정 실리콘 측벽을 이용한 게이트-드레인 중첩 저농도 도핑 드레인 구조의 반도체 장치의 제조방법
제1도는 종래의 GOLD 구조의 반도체 장치의 구조를 도시한 단면도이고,
제2도는 (a) 내지 (d)는 종래의 GOLD 구조의 반도체 장치의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,
제3도는 본 발명에 의한 GOLD 구조의 반도체 장치의 단면도이고,
제4도는 (a) 내지 (g)는 본 발명에 의한 GOLD 구조의 반도체 장치의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 소스 영역
14 : 드레인 영역 16 : LDD영역
20 : 게이트 산화막 22 : 필드 산화막
24, 40 : 산화막 30 : 게이트 전극
32 : 질화막 격벽 34 : 산화막 격벽
36 : 폴리실리콘 측벽
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 폴리 실리콘 측벽을 이용하는 GOLD(gate-drain overlapped LDD) 구조의 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치에서 집적도 및 속도 특성은 매우 중요한 요소이며 이를 위하여 MOS 소자는 SCALING 되어 왔고, 또한 고내압 및 신뢰성 향상을 위하여 소자의 구조에 대한 연구도 활발히 진행되어 왔다. 특히 속도 특성 및 신희성 향상을 위하여 고안된 GOLD 구조는 횡방향 전기장을 감소시켜 숏 채널(short channel) 효과에 의한 스레시홀드 전압의 감소 및 소스 드레인 간의 펀치 스루(punchthough)의 저하를 방지할 수 있으며 핫 캐리어(hot carrier) 효과에 의한 소자의 특성 열화를 방지할 수 있는 구조로 대두되었다.
그러면, 첨부한 도면을 참고로하여 종래의 GOLD 구조의 반도체 장치 및 그 제조 방법에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 GOLD 구조의 반도체 장치의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 GOLD 구조의 반도체 장치에는, 표면에 게이트 산화막(130)이 형성되어 있는 P형 반도체 기판(110)에 N+형 소스 영역(122)과 드레인 영역(124)이 형성되어 있으며, 소스-드레인 영역(122, 124)의 중앙쪽 측면에 N-형의 확산 영역(126)이 각각 연결되어 있으며, N-형 확산 영역(126)은 서로 간격을 두고 있다. N-형의 확산 영역(126)과 그 사이의 반도체 기판(110) 상부의 표면에는 제1 폴리실리콘층(140)이 형성되어 있으며 그 위에는 자연(natural) 산화막(150)을 경계로하여 제2 폴리실리콘층(160)이 형성되어 있다. 제2 폴리실리콘층(160) 측면에는 CVD 산화막 격벽(180)이 형성되어 있으며, 제2 폴리실리콘층(160) 위에는 CVD 산화막(170)이 형성되어 있다. 또한 소스-드레인 영역(122, 124) 일부의 상부, 제1 폴리실리콘층(140)의 측면에는 SELOCS(selective oxide coating of silicon-gate) 산화막(190)이 형성되어 있다.
제2도의 (a) 내지 (d)는 종래의 GOLD 구조의 반도체 장치의 제조방법을 그 공정 순서에 따라 도시한 단면도이다.
제2도의 (a)에서 도시한 바와 같이, P형 실리콘 기판(110) 표면에 게이트 산화막(130)을 형성하고 그 위에 제1 폴리실리콘층(140)을 적층한 후 자연 산화막(150)을 형성한다. 다음, 자연 산화막(150) 위에 제2 폴리실리콘층(160)을 적층한 다음 그 위에 CVD 산화막(170)을 적층하고 사진식각으로 패터닝한다.
제2도의 (b)에서 도시한 바와 같이, 제2 폴리실리콘층(160)의 일부를 식각하고 N형의 이온을 저농도로 주입하여 N-형 확산 영역을 형성한다.
제2도의 (c)에서 도시한 바와 같이, CVD 산화막을 침적하고 사진식각하여 격벽(180)을 형성하고 이를 마스크로하여 제1 폴리실리콘층(140)을 건식 식각한다.
제2도의 (d)에서 도시한 바와 같이, 기판(110)에 N형 이온을 고농도로 이온 주입하여 소스-드레인 영역(122, 124)을 형성한 다음 SELOCS(selective oxide coating of silicon-gate) 기법으로 저온 습식 산화를하여 제1폴리실리콘층(140)의 양 측면에 SELOCS 산화막(190)을 형성하여 게이트의 일부(140)와 소스-드레인의 일부(126)의 중첩 길이를 조절한다.
이러한 종래의 GOLD 구조의 반도체 장치 및 그 제조 방법에서는, 제1 폴리실리콘층(140)과 제2 폴리실리콘층(160)으로 형성되어 있는 게이트 전극과 소스-드레인 영역(122, 124)에 연결되어 있는 N-형 확산 영역(126)이 중첩되어 있어 게이트 전극이 N-형 확산 영역(126)을 직접 제어하여 소자의 특성이 개선된다.
그러나, 이러한 종래의 GOLD 구조의 반도체 장치 및 그 제조방법에서는 제1 및 제2 폴리실리콘층(140, 160)이 얇은 자연 산화막(150)에 의해 구분되므로 제2 폴리실리콘층(160)만 식각 하기가 어렵다. 또한, 게이트와 소스-드레인의 중첩 영역을 SELOCS 기법을 사용하므로 중첩 길이의 조절이 어렵고 공정의 재현성이 떨어진다는 문제점이 있다. 특히 GOLD 구조의 가장 큰 단점인 게이트-드레인 간의 중첩에 의한 기생 용량이 크므로 스위칭 속도가 늦어진다는 문제점이 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 게이트와 LDD(lightly doped drain) 영역을 중첩시키는 GOLD 구조로서 기존의 소자 특성인 MOS 소자의 전류 구동 능력을 향상시키고 동시에 핫 캐리어 효과에 의한 소자 특성 열화를 방지하는 것이다. 이 때, 게이트와 LDD 영역의 중첩 구조를 형성하는 데에 있어서, 종래의 격벽을 형성하는 방법으로 폴리실리콘 격벽을 형성하여 중첩 길이를 정확히 조절하여 주고, 종래의 SELOCS 산화막 대신에 게이트와 LDD 영역의 중첩 부분 사이에 종래의 방법으로 두꺼운 산화막을 형성하여 게이트와 LDD 영역의 중첩에 의한 기생 용량(Cgdo)을 감소시켜 줌으로써 고속 특성을 동시에 이루는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 GOLD 구조의 반도체 장치는, 반도체 기관, 반도체 기판 일부의 표면에 형성되어 있는 게이트 산화막, 게이트 산화막 위에 형성되어 있는 게이트 전극, 반도체 기판 위에 형성되어 있으며 게이트 산화막의 양 끝단과 접하는 두꺼운 산화막, 게이트 전극의 측면에 형성되어 있으며, 밑면이 게이트 산화막의 일부와 두꺼운 산화막의 일부에 부착되어 있는 폴리실리콘 측벽, 폴리실리콘 측벽 하단부의 반도체 기판에 형성되어 있는 LDD 영역, 두꺼운 산화막 하단부의 반도체 기판에 형성되어 있으며, LDD 영역의 측면과 접하는 소스-드레인 영역을 포함하고 있다.
또한, 본 발명에 의한 GOLD 구조의 반도체 장치의 제조 방법은, 게이트 산화막이 형성되어 있는 반도체 기판 위에 게이트 전극을 형성하는 제1 단계, 게이트 전극의 측면에 질화막 격벽을 형성하고, 질화막 격벽의 측면에 산화막 격벽을 형성하는 제2단계, 산화막 격벽을 마스크로하여 반도체 기판에 제1 도전형의 이온을 고농도로 주입하여 소스-드레인 영역을 형성하는 제3단계, 산화막 격벽과 게이트 산화막의 일부를 제거하고 반도체 기판 표면에 두꺼운 산화막을 형성하는 제4단계, 질화막 격벽을 마스크로하여 반도체 기판에 제1 도전형의 이온을 저농도로 주입하여 LDD 영역을 형성하는 제5단계, 질화막 격벽을 제거하고, 게이트 전극의 측면에 폴리실리콘 측벽을 형성하는 제6단계를 포함하고 있다.
본 발명에 따른 이러한 GOLD 구조의 반도체 장치 및 그 제조 방법에서는 게이트 전극과 필드 산화막 사이의 반도체 기판 표면에 통상의 게이트 산화막보다 두꺼운 산화막을 형성하고, 그 위에 게이트 전극의 측면에 폴리실리콘 측벽을 형성하여 LDD 영역과의 중첩 길이를 조절하며 게이트-드레인 간의 기생 용량을 줄여 스위칭 속도를 증가한다. 또한 산화막 격벽을 이용하여 소스-드레인 영역을 형성하고, LDD 영역을 확보하여 게이트 전극와의 중첩 영역을 조절할 수 있게 된다.
그러면, 첨부한 도면을 참고로하여 본 발명에 따른 GOLD 구조의 반도체 장치 및 그 제조 방법의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제3도는 본 발명의 실시예에 의한 GOLD 구조의 반도체 장치의 단면도이다.
제3도에 도시한 바와 같이 본 발명의 실시예에 따른 GOLD 구조의 반도체 장치에는, 반도체 기판(10) 중앙 부분의 표면에 얇은 게이트 산화막(20)이 형성되어 있고 게이트 산화막(20)의 양 측면으로는 두꺼운 산화막(24)이 형성되어 있다. 또한 두꺼운 산화막(24) 다른 측면으로 실리사이드(26)가 형성되어 있고 이 실리사이드(26)의 다른 측면에는 필드 산화막(22)이 부착되어 있다. 게이트 산화막(20) 위에는 폴리실리콘 게이트 전극(30)이 형성되어 있고 그 위에는 실리사이드(50)가 형성되어 있으며, 게이트 전극(30)과 양 측면에는 폴리실리콘 측벽(36)이 형성되어 있다. 폴리실리콘 측벽(36)은 폴리실리콘 게이트 전극(30)와 전기적으로 연결되어 있으며, 폴리실리콘 측벽(36)의 하단은 게이트 산화막(20)과 두꺼운 산화막(24)에 부착되어 있다.
또한, 폴리실리콘 측벽(36)의 하단부의 반도체 기판(10)에는 N-형 확산 영역인 LDD 영역(16)이 형성되어 있고, LDD 여역(16)의 한 측면, 실리사이드(26) 하단의 반도체 기판(10)에는 N+형의 소스-드레인 영역(12, 14)이 형성되어 있다. 그러면, 본 실시예에 따른 GOLD 구조의 반도체 장치를 제조하는 방법을 제4도 (a) 내지 (f)를 참고로 설명한다.
제4도의 (a)에서 도시한 바와 같이, 통상의 선택 산화법으로 필드산호막(22)이 형성되어 있는 반도체 기판(10) 위에 얇은 게이트 산화막(20)을 형성한다.
제4도의 (b)에서 도시한 바와 같이, 게이트 산화막(20) 상에 P형 이온을 주입하여 기판(10)의 표면 농도를 조절하여 스레시홀드(threshold) 전압(Vt)을 조절한다. 기판(10)의 상층부 게이트 산화막(20) 위에 폴리실리콘층을 적층한 후 사진식각하여 게이트 전극(30)을 형성한다.
제4도의 (c)에서 도시한 바와 같이, 기판(10)의 상층부에 얇은 질화막을 적층하고 비등방성 식각을하여 게이트 전극(30)의 측면에 질화막 격벽(32)을 형성한다. 다음, 기판(10)의 상층부에 다시 산화막을 적층하고 식각하여 산화막 격벽(34)을 형성한 다음 반도체 기판(10)에 N형의 이온을 고농도로 주입되고, 산화막 격벽(34)을 마스크로하여 소스 및 들인 영역(12, 14)을 형성한다.
제4도의 (d)에서 도시한 바와 같이, 산화막 격벽(34) 및 게이트 산화막(20)의 일부를 선택적으로 식각한다.
제4도의 (e)에서 도시한 바와 같이, 필드 산화막(22)과 게이트 산화막(20) 사이의 반도체 기판(10) 표면을 열산화하여 게이트 산화막(20)보다 두꺼운 산화막(24)을 형성한다. 이때 게이트 전극(30) 위에도 산화막(40)이 형성되고, 게이트 전극(30) 하부 및 질화막 격벽(32) G부에는 기존의 게이트 산화막(20)이 남아 있다. 다음, N형 이온을 저농도로 주입하여 LDD 영역(16)을 형성한다. 이와 동시에 P형 이온을 주입하여 포켓(pocket)(18)을 형성할 수 있다.
제4도의 (f)에서 도시한 바와 같이, 질화막 격벽(32)을 식각하여 제거하고 폴리실리콘을 적층하고 도핑한 다음 비등방성 식각하여 노출된 게이트 전극(30)의 측면에 폴리실리콘 측벽(36)을 형성한다. 이 때 형성된 폴리실리콘 측벽(36)은 게이트 전극(30)와 전기적으로 연결되어 있으며, 폴리실리콘 측벽(36) 하부의 기판에 형성되어 있는 LDD 영역(16)과 중첩된다.
이후에 제4도 (g)에 도시한 것처럼 통상의 공정으로 폴리실리콘 측벽(36)의 측면에 산화막 격벽을 형성하고 실리사이드화하여 게이트 전극(30)과 소스-드레인 영역(12, 14)의 표면에 실리사이드(50, 26)를 형성할 수 있다.
따라서, 본 발명에 따른 GOLD 구조의 반도체 장치 및 그 제조 방법은 게이트 전극과 필드 산화막 사이의 반도체 기판 표면에 통상의 게이트 산화막보다 두꺼운 산화막을 형성하고, 그 위에 게이트 전극의 측면에 폴리실리콘 측벽을 형성하여 LDD 영역과의 중첩 길이를 조절하며 게이트-드레인 간의 기생 용량을 줄여 스위칭 속도를 증가하는 효과가 있다. 또한 산화막 격벽을 이용하여 소스-드레인 영역을 형성하고, LDD 영역을 확보하여 게이트 전극와의 중첩 영역을 조절할 수 있다.

Claims (7)

  1. 게이트 산화막이 형성되어 있는 반도체 기판 위에 게이트 전극을 형성하는 제1단계, 상기 게이트 전극의 측면에 질화막 격벽을 형성하고, 상기 질화막 격벽의 측면에 산화막 격벽을 형성하는 제2단계, 상기 산화막 격벽, 질화막 격벽 및 게이트 전극을 마스크로하여 상기 반도체 기판에 제1 도전형의 이온을 고농도로 주입하여 소스-드레인 영역을 형성하는 제3단계, 상기 산화막 격벽과 상기 게이트 산화막의 일부를 제거하고 상기 반도체 기판 표면에 상기 게이트 산화막보다 두꺼운 산화막을 형성하는 제4단계, 상기 질화막 격벽과 상기 게이트 전극을 마스크로하여 상기 반도체 기판에 제1 도전형의 이온을 저농도로 주입하여 LDD 영역을 형성하는 제5단계, 상기 질화막 격벽을 제거하고, 상기 게이트 전극의 측면에 폴리실리콘 측벽을 형성하는 제6단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에서, 상기 게이트 전극을 형성하기 전에 상기 반도체 기판에 제2도전형의 이온을 주입하여 상기 반도체 기판의 표면 농도를 높이는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제1항에서, 상기 LDD 영역을 형성하는 제5단계에서, 이와 동시에 제2 도전형의 이온을 주입하여 상기 LDD 영역을 감싸는 포켓을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  4. 제1항에서, 상기 두꺼운 산화막은 열산화법으로 형성하는 반도체 장치의 제조 방법.
  5. 제1항에서, 상기 폴리실리콘 측벽을 형성한 다음에 상기 기판 전면에 산화막을 형성하고 사진식각하여 상기 폴리실리콘 측벽의 측면에 산화막 격벽을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  6. 제5항에서, 상기 산화막 격벽을 형성하기 위한 사진식각시 상기 두꺼운 산화막의 일부를 식각하여 상기 소스-드레인 영역과 상기 게이트 전극의 표면이 노출되도록 하는 반도체 장치의 제조 방법.
  7. 제6항에서, 노출된 상기 소스-드레인 영역과 상기 게이트 전극의 표면에 실리사이드막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
KR1019950040097A 1995-11-07 1995-11-07 다결정 실리콘 측벽을 이용한 게이트-드레인 중첩 저농도 도핑 드레인 구조의 반도체 장치의 제조 방법 KR0175382B1 (ko)

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