KR0183785B1 - 모스 트랜지스터 제조방법 - Google Patents

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Abstract

모스 트랜지스터의 제조방법이 개시되어 있다. 본 발명은 제1 도전형의 반도체기판 상에 제1 두께를 갖는 게이트 산화막을 형성하고, 제1 두께를 갖는 게이트 산화막의 소정영역 상에 제1 도전막으로 이루어진 제1 게이트 전극을 형성한다. 제1 게이트 전극의 양 측벽에 실리콘질화막 스페이서를 형성하고, 실리콘질화막 스페이서가 형성된 결과물을 열산화시키어 실리콘질화막 스페이서 양 옆의 반도체기판 표면에 제1 두께보다 두꺼운 제2 두께의 게이트 산화막을 형성한다. 실리콘질화막 스페이서 측벽에 제2 도전막으로 이루어진 스페이서를 형성함으로써 제2 두께의 게이트 산화막 상에 제2 게이트 전극을 형성한다. 실리콘질화막 스페이서를 선택적으로 제거하고, 실리콘질화막 스페이서가 제거된 부분에 해당하는 제1 게이트 전극 및 제2 게이트 전극 사이의 영역에 제3 도전막을 선택적으로 채움으로써 제3 게이트 전극을 형성한다. 본 발명에 따르면, 제1 내지 제3 게이트 전극으로 구성되는 게이트 전극의 가장자리 아래에 게이트 전극의 중심부분 아래의 게이트 신화막보다 두꺼운 게이트 산화막을 형성함으로써 모스 트랜지스터의 신뢰성을 개선시킬 수 있다.

Description

모스 트랜지스터 제조방법
제1도는 본 발명에 의한 모스 트랜지스터의 구조를 나타낸 단면도이다.
제2도 내지 제5도는 본 발명의 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 게이트 전극의 가장자리 아래에 두꺼운 게이트 절연막을 갖는 모스 트랜지스터 제조방법에 관한 것이다.
반도체장치의 집적도가 증가함에 따라 모스 트랜지스터의 크기가 작아지고 있다. 이와 같이 모스 트랜지스터의 크기가 작아지면 여러 가지의 전기적 특성이 열화되는 데, 그 대표적인 예가 짧은 채널 효과에 기인한 모스 트랜지스터의 문턱전압 및 구동전류가 변화하는 것이다. 즉, 모스 트랜지스터의 게이트 전극의 폭이 작아지면 채널의 길이가 짧아지며, 채널길이가 짧아지면 드레인 영역 부근에서 높은 전계가 발생하게 된다. 이러한 높은 전계는 드레인 영역의 접합부분에서 높은 에너지를 갖는 핫 캐리어가 생성되고, 이와 같이 생성된 핫 캐리어는 그 위의 얇은 게이트 절연막을 통하여 게이트전극으로 주입되거나 게이트 절연막 내에 포획된다. 따라서, 채널영역과 게이트 절연막이 접촉되는 경계면에 많은 격자결함을 발생시키어 문턱전압을 증가시키고 구동전류를 감소시킨다.
상술한 바와 같이 드레인 영역의 접합면에 높은 전계가 인가되면 핫 캐리어의 양이 크게 증가하는 문제점이 발생한다. 드레인 영역의 접합면에 인가되는 전계는 채널 영역의 불순물 농도 및 드레인 영역의 불순물 농도에 직접적으로 영향을 받기 때문에 여러 가지의 드레인 영역 형성기술이 발표되고 있다. 이러한 드레인 영역 형성기술의 대표적인 것으로 LDD(lightly doped drain) 구조를 예로 들 수 있다. LDD 구조는 채널영역과 인접한 드레인 영역에 저농도를 갖는 드레인 영역을 형성하여 채널영역과 드레인 영역에 역바이어스가 인가될 때 공핍층의 폭을 증가시킬 수 있다. 이와 같이 공핍층의 폭이 증가하게 되면 공핍층을 가로질러 형성되는 전계의 크기는 감소하므로 모스 트랜지스터가 동작할 때 드레인 접합 부근에서 생성되는 핫 캐리어의 양을 감소시킬 수 있다.
그러나, 상술한 종래의 LDD 구조를 갖는 모스 트랜지스터는 고집적 반도체장치에 적합하도록 게이트 절연막을 얇게 형성하여야 하므로 드레인 영역과 인접한 채널영역 상부의 얇은 게이트 절연막에 높은 수직전계가 형성된다. 이와 같은 얇은 게이트 절연막을 가로지르는 수직전계가 높아지면 드레인 영역 부근에서 생성된 핫 캐리어들이 게이트 전극으로 많이 주입된다. 결과적으로, 채널영역과 게이트 절연막이 접촉되는 경계면에 많은 격자결함을 발생시키어 문턱전압을 증가시키고 구동전류를 감소시킨다. 또한, 드레인 영역과 게이트 전극 사이의 게이트 절연막 두께가 얇을 경우 모스 트랜지스터가 오프(off)된 상태에서 드레인 영역과 이와 인접한 채널영역 사이에 터널링 전류가 발생하는 GIDL(gate induced drain leakage) 효과에 의해 누설전류가 발생한다.
따라서, 본 발명의 목적은 게이트 전극 양 끝 부분의 아래에 두꺼운 게이트 절연막을 형성하여 신뢰성을 개선시킬 수 있는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판 전면에 제1 두께를 갖는 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 소정영역 상에 제1 도전막으로 이루어진 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극의 양 측벽에 실리콘질화막 스페이서를 형성하는 단계; 상기 결과물을 열산화시키어 상기 실리콘질화막 스페이서 양 옆의 반도체기판 표면에 상기 제1 두께보다 두거운 제2 두께의 게이트 산화막 패턴을 형성함과 동시에 상기 제1 게이트 전극 상에 열산화막을 형성하는 단계; 상기 결과물 전면에 제2 도전막을 형성한 후 이를 이방성식각하여 상기 실리콘질화막 스페이서의 측벽에 제2 도전막 스페이서로 이루어진 제2 게이트 전극을 형성하는 단계; 상기 열산화막을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로하여 상기 열산화막 및 상기 실리콘질화막 스페이서를 제거하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 결과물 전면에 상기 실리콘질화막 스페이서가 제거된 부분을 채우는 제3 도전막을 형성하는 단계; 및 상기 제3 도전막을 이방성식각하여 상기 실리콘질화막 스페이서가 제거된 부분을 채우는 제3 도전막으로 이루어진 제3 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법을 제공한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
먼저, 본 발명에 의한 모스 트랜지스터의 구조를 설명한다.
제1도는 본 발명의 모스 트랜지스터 구조를 도시한 단면도로서, 참조번호 1은 제1 도전형의 반도체기판, 17은 상기 반도체기판(1)의 표면에 채널영역을 사이에 두고 서로 분리되어 제2 도전형의 불순물로 도우핑된 소오스 영역 및 드레인 영역, 그리고 9a는 상기 채널영역 및 상기 소오스/드레인 영역(17) 상에 각각 제1 두께 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 게이트 산화막 패턴을 나타낸다. 또한, 참조번호 5는 상기 제1 두께의 게이트 산화막 패턴(9a)에 의해 상기 채널영역과 이격되어 형성된 제1 게이트 전극, 15는 상기 제1 게이트 전극(5)의 양측벽에 도전막, 예컨대 도우핑된 폴리실리콘막으로 형성된 제3 게이트 전극, 그리고 11은 상기 제3 게이트 전극(15)의 양 측벽에 도우핑된 폴리실리콘막 스페이서로 이루어진 제2 게이트 전극을 나타낸다. 여기서, 상기 제2 게이트 전극(11)은 상기 제2 두께의 게이트 산화막 패턴(9a) 상에 형성되며, 상기 제1 게이트 전극(5), 제2 게이트 전극(11), 및 제3 게이트 전극(15)은 서로 연결되어 하나의 게이트 전극을 구성한다. 따라서, 도시된 바와 같이 상기 게이트 전극 아래의 게이트 산화막 패턴(9a) 두께는 그 위치에 따라 서로 다른 두께를 갖는다. 다시 말해서, 상기 채널영역의 중앙부분 위에는 제1 두께를 갖는 게이트 산화막 패턴(9a)이 형성된 반면에, 상기 게이트 전극의 가장자리, 즉 소오스/드레인 영역(17) 위에는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 게이트 산화막 패턴(9a)이 형성됨을 알 수 있다. 또한, 상기 소오스/드레인 영역은 LDD 구조인 것이 바람직하다. 이는 드레인 접합면 부근에서 드레인 전압에 의한 전계를 크게 완화시키어 핫 캐리어가 생성되는 양을 크게 감소시킬 수 있기 때문이다.
다음에, 본 발명에 의한 모스 트랜지스터를 형성하기 위한 제조방법을 설명한다.
제2도 내지 제5도는 제1도의 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 여기서, 상기 제1도의 참조번호와 동일한 번호로 표시한 부분은 동일부분을 의미한다.
제2도는 제1 두께(T1)의 게이트 산화막(3) 및 제1 게이트 전극(5)을 형성하는 단계를 도시한 것이다. 먼저, 제1 도전형의 반도체기판(1) 표면에 제1 두께(T1)를 갖는 게이트 산화막(3)을 형성한다. 다음에, 상기 게이트 산화막(3) 상에 제1 도전막, 예컨대 도우핑된 폴리실리콘막 또는 텅스텐 폴리사이드막을 형성한다. 이어서, 상기 제1 도전막을 패터닝하여 상기 게이트 산화막(3)의 소정부분에 제1 게이트 전극(5)을 형성한다.
제3도는 실리콘질화막 스페이서(7) 및 게이트 산호막 패턴(9)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 제1 게이트 전극(5)이 형성된 반도체기판 전면에 얇은 실리콘질화막, 예컨대 200Å 내지 1000Å의 두께를 갖는 실리콘질화막을 형성한 후, 이를 이방성 식각하여 상기 제1 게이트 전극(5)의 양 측벽에 실리콘질화막 스페이서(7)를 형성한다. 다음에, 상기 결과물을 열산화시키어 상기 실리콘질화막 스페이서(7) 양 옆에 상기 제1 두께(T1)보다 더 두꺼운 제2 두께(T2)를 갖는 게이트 산화막 패턴(9)을 형성한다. 이때, 상기 제1 게이트 전극(5)의 표면에는 소정의 두께(T3)를 갖는 열산화막이 형성되며, 상기 실리콘질화막 스페이서(7)의 표면에는 열산화막이 거의 성장되지 않는다. 이는, 실리콘질화막이 산소와 쉽게 반응하지 않는 성질이 있기 때문이다.
제4도는 제2 게이트 전극(11)을 형성하는 단계를 도시한 것이다. 좀 더 상세히, 상기 게이트 산화막 패턴(9)이 형성된 반도체기판 전면에 제2 도전막, 예컨대 도우핑된 폴리실리콘을 형성한 후, 이를 이방성 식각하여 상기 실리콘질화막 스페이서(7) 측벽에 제2 도전막 스페이서로 이루어진 제2 게이트 전극(11)을 형성한다. 이어서, 상기 제2 게이트 전극(11)이 형성된 반도체기판 전면에 평탄화된 포토레지스트막을 형성한 다음, 상기 제1 게이트 전극(5) 상의 열산화막이 노출되도록 상기 포토레지스트막을 전면 에치백하여 포토레지스트 패턴(13)을 형성한다. 여기서, 상기 전면 에치백공정은 건식 식각방법으로 실시하는 것이 바람직하다.
제5도는 본 발명의 실시예에 의한 모스 트랜지스터를 완성하는 단계를 도시한 것이다. 먼저, 상기 포토레지스트 패턴(13)을 식각 마스크로하여 상기 노출된 열산화막을 식각하여 상기 제1 게이트 전극(5)의 양 측벽에 형성된 실리콘질화막 스페이서(7)를 노출시킨다. 이때, 상기 열산화막을 식각할 때, 게이트 산화막 패턴(9)이 식각되지 않도록 식각되어지는 열산화막 두께를 조절한다. 이어서, 상기 노출된 실리콘질화막 스페이서(7)를 습식식각, 예컨대 인산(H3PO4) 용액에 담구어 제거한다. 다음에, 상기 포토레지스트 패턴(13)을 제거하고, 결과물 전면에 실리콘질화막 스페이서(7)가 제거된 부분을 채우는 제3 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 이어서, 상기 제3 도전막을 전면식각하여 상기 제1 게이트 전극(5) 및 상기 게이트 산화막 패턴(9a)을 노출시킴과 동시에, 실리콘질화막 스페이서(7)가 제거된 부분을 채우는 제3 도전막 패턴으로 이루어진 제3 게이트 전극(15)을 형성한다.
계속해서, 도시하지는 않았지만 통상의 방법으로 상기 제2 게이트 전극(11) 양 옆의 반도체기판 표면에 제2도전형의 불순물을 제1 도우즈로 이온주입하여 저농도 소오스/드레인 영역을 형성하고, 상기 제2 게이트 전극 양 측벽에 산화막 스페이서를 형성한 후 제2 도전형의 불순물을 상기 제1 도우즈보다 많은 제2 도우즈로 이온주입하여 고농도 소오스/드레인 영역을 형성함으로써 LDD 구조를 갖는 소오스/드레인 영역을 형성한다.
상술한 바와 같이 본 발명의 실시예들에 의하면, 드레인 영역이 LDD 구조를 갖고 드레인 영역과 게이트 전극의 가장자리 부분 사이에 채널영역 상의 게이트 산화막 패턴보다 두꺼운 게이트 산화막 패턴이 형성되어, 드레인 영역과 채널영역 사이의 수평전계 및 드레인 영역과 게이트 전극 사이의 수직전계를 모두 크게 완화시킬 수 있다.
따라서, 드레인 접합 부근에서 생성되는 핫 캐리어의 양 및 게이트 전극에 주입되는 핫 캐리어의 양을 모두 크게 감소시킬 수 있으므로 모스 트랜지스터의 신뢰성을 크게 개선시킬 수 있다. 또한, 드레인 영역 상의 게이트 산화막이 두꺼우므로 GIDL(gate induced drain leakage) 현상에 의한 누설전류를 크게 억제시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (5)

  1. 제1 도전형의 반도체기판 전면에 제1 두께는 갖는 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 소정영역 상에 제1 도전막으로 이루어진 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극의 양 측벽에 실리콘질화막 스페이서를 형성하는 단계; 상기 결과물을 열산화시키어 상기 실리콘질화막 스페이서 양 옆의 반도체기판 표면에 상기 제1 두께보다 두꺼운 제2 두께의 게이트 산화막 패턴을 형성함과 동시에 상기 제1 게이트 전극 상에 열산화막을 형성하는 단계; 상기 결과물 전면에 제2 도전막을 형성한 후 이를 이방성식각하여 상기 실리콘질화막 스페이서의 측벽에 제2 도전막 스페이서로 이루어진 제2 게이트 전극을 형성하는 단계; 상기 열산화막을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로하여 상기 열산화막 및 상기 실리콘질화막 스페이서를 제거하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 결과물 전면에 상기 실리콘질화막 스페이서가 제거된 부분을 채우는 제3 도전막을 형성하는 단계; 및 상기 제3 도전막을 이방성식각하여 상기 실리콘질화막 스페이서가 제거된 부분을 채우는 제3 도전막으로 이루어진 제3 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 모스트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 제1 도전막은 도우핑된 폴리실리콘 또는 텅스텐 폴리사이드로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 제2 도전막 및 제3 도전막은 모두 도우핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 포토레지스트 패턴은 상기 제2 게이트 전극이 형성된 반도체기판 전면에 포토레지스트 패턴을 도포한 후, 상기 열산화막이 노출될 때까지 상기 포토레지스트 패턴을 전면 에치백하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  5. 제4항에 있어서, 상기 전면 에치백은 건식식각방법으로 실시하는 것을 특징으로 하는 모스 트랜니스터의 제조방법.
KR1019950054718A 1995-12-22 1995-12-22 모스 트랜지스터 제조방법 KR0183785B1 (ko)

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* Cited by examiner, † Cited by third party
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KR20040035088A (ko) * 2002-10-18 2004-04-29 삼성전자주식회사 스페이서를 갖는 게이트 전극의 형성 방법.
US7534678B2 (en) 2007-03-27 2009-05-19 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby
US7781276B2 (en) 2006-11-16 2010-08-24 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuits that utilize insulating layers with high stress characteristics to improve NMOS and PMOS transistor carrier mobilities
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