KR970001349B1 - 트랜지스터 제조방법 - Google Patents
트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR970001349B1 KR970001349B1 KR1019930010460A KR930010460A KR970001349B1 KR 970001349 B1 KR970001349 B1 KR 970001349B1 KR 1019930010460 A KR1019930010460 A KR 1019930010460A KR 930010460 A KR930010460 A KR 930010460A KR 970001349 B1 KR970001349 B1 KR 970001349B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- gate
- layer
- conductive layer
- conductive
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 3
- 239000000463 material Substances 0.000 abstract 3
- 229910052710 silicon Inorganic materials 0.000 abstract 3
- 239000010703 silicon Substances 0.000 abstract 3
- 238000009413 insulation Methods 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 LDD 구조 트랜지스터의 제조방법을 나타낸 공정순서도.
제2도는 본 발명에 의한 LDD 구조 트랜지스터의 제조방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
9 : 산화막 10 : 질화막
11,17 : 포토레지스트 12 : 문턱전압조절용 이온주입층
13 : 게이트 산화층 14 : 게이트 산화막
15 : 절연막 15A : 사이드월
16: 제1도전층 19 : 저농도 소오스/드레인영역
20 : 제2도전층 20A : 게이트전극
22 : 고농도 소오스/드레인영역
본 발명은 LDD(Lightly Doped Drain) 구조의 트랜지스터 제조방법에 관한 것으로 특히 게이트와 소오스/드레인간의 단차를 없게하여 이후의 평탄화 고정 및 배선공정을 용이하게 하는 트랜지스터의 제조방법에 관한 것이다.
종래의 LDD 구조 트랜지스터 제조방법을 제1도에 나타내었다.
먼저 제1도(a)에 도시한 바와 같이 반도체 기판(1)상에 게이트 산화막(2)과 게이트 형성을 위한 도전층(3)을 형성한 후, 포토레지스트를 이용한 사진 식각공정에 의해 게이트 패턴(4)을 형성한 다음 제1도(b)에 도시한 바와 같이 상기 패턴(4)을 마스크로 하여 상기 도전층(3)을 식각하여 게이트 전극(3a)을 형성한 후, 저농도로 불순물을 이온주입한다.
이어서 제1도 (c)에서 도시한 바와 같이 상기 결과물 전면에 절연막(5)을 증착한다.
이때 상기 저농도로 이온주입된 불순물이 확산되어 반도체 기판에 저농도 소오스/드레인 영역(6)이 형성된다.
다음에 제1도 (d)에 도시한 바와 같이 상기 절연막(5)을 에치백하여 게이트전극(32) 측벽에 사이드월(sidewall)(7)을 형성한 후, 고농도로 불순물을 이온주입하고 확산 공정을 거쳐 제1도 (e)에 도시한 바와 같이 고농도 소오스/드레인 영역(8)을 형성함으로써 LDD 구조의 트랜지스터를 완성한다.
상기한 종래의 LDD 구조 트랜지스터는 게이트와 소오스/드레인영역간에 단차가 커서 이후 평탄화 공정이 필요하며, 배선공정시 콘택형성이 까다로운 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 게이트와 소오스/드레인간의 단차를 없게 하여 이후의 평탄화 공정 및 배선공정을 단순화시키는 LDD 구조 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 트랜지스터 제조방법은 제1도전형의 기판(1)상에 산화막(9)과 질화막(10)을 차례로 형성하는 공정과, 게이트가 형성될 부분의 상기 질화막을 선택적으로 제거하는 공정, 문턱 전압조절용 이온주입을 행하는 공정, 결과물을 열산화하여 게이트영역에 게이트 산화층(13)을 형성하는 공정, 상기 질화막을 제거하고 게이트 산화막을 제거하는 공정, 게이트 산화막(14)과 절연막(15)을 차례로 형성하는 공정, 상기 절연막을 에치백하여 게이트영역에 사이드월(15A)을 형성하는 공정, 결과물 전면에 제1도전층을 형성한 후 패터닝하여 게이트 영역상에 제1도전층 패턴(16a)을 형성하는 공정, 이온주입 공정에 의해 제2도전형의 저농도 소오스/드레인영역(19)을 형성하는 공정, 결과물 전면에 제2도전층(20)을 형성한 후 에치백하여 게이트전극(20A)을 형성하는 공정, 및 이온주입 공정에 의해 제2도전형의 고농도 소오스/드레인영역(22)을 형성하는 공정을 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 따른 LDD구조 트랜지스터의 제조방법을 공정순서에 따라 나타내었다.
먼저, 제2도 (a)에 도시된 바와 같이 제1도전형의 반도체 기판(1)상에 산화막(9)과 질화막(10)을 차례로 형성한 후, 포토레지스트(11)를 도포하고 게이트 형성용 마스크를 이용한 사진 식각공정에 의해 패터닝하여 게이트 영역상의 상기 질화막을 제거한다.
이어서 제2도 (b)에 도시된 바와 같이 문턱전압(VT) 조절을 위한 이온 주입(12)을 행한 후, 제2도 (c)에 도시된 바와 같이 열산화공정을 진행하여 게이트 산화층(13)을 형성하고 상기 질화막을 제거한다.
이때 상기 질화막(10)은 산화마스크로 작용하여 상기 열산화공정시 게이트 영역에만 상기 게이트 산화층(13)이 형성되게 된다.
이어서 제2도 (d)에 도시한 바와 같이 상기 게이트 산화막(13)을 제거하게 되면 게이트 영역은 기판내로 움푹 들어간 함몰부 형태로 형성하게 된다.
이어서 게이트 산화막(14)을 형성하고 절연막(15)을 형성한 다음 상기 절연막(15)을 에치백하여 제2도(e)에 도시된 바와 같이 상기 게이트영역의 함몰부 측변에 사이드월(15A)을 형성한 후, 결과물 전면에 게이트 형성을 위한 제1도전층(16)을 형성하고, 제1도전층(16)위에 포토레지스트(17)를 도포하고 이를 게이트 형성용 마스크를 이용한 사진 식각공정을 통해 포토레지스트(17)를 패터닝한다.
이어서 제2도 (f)에 도시된 바와 같이 상기 패터닝된 포토레지스트(17)를 마스크로 하여 상기 제1도전층(16)을 식각하여, 제1도전층 패턴(16a)을 형성한 후, 저농도로 제2도전형의 불순물을 이온주입(18)한다.
다음에 제2도 (g)에 도시된 바와 같이 상기 결과물 전면에 게이트 형성용 제2도전형(20)을 두껍게 증착한다.
이때 상기 저농도로 주입된 불순물에 의해 기판에 상기 제1도전층 패턴(16a)에 셀프 얼라인(self align)되는 제2도전형의 저농도 소오스/드레인영역(19)이 형성된다.
이어서 제2도 (h)에 도시된 바와 같이 상기 제2도전층(20)을 에치백하여 상기 기판에 형성된 게이트영역의 함몰부 내에 상기 제1도전층과 제2도전층으로 이루어진 게이트전극(20A)을 형성한 후, 고농도로 제2도 전형의 불순물을 이온주입(21)하고 확산공정을 거쳐 제2도 (i)에 도시된 바와 같이 상기 게이트전극(20A)에 셀프 얼라인되는 고농도 소오스/드레인영역(22)을 형성함으로써 게이트전극(20A)과 소오스/드레인영역(19,22)간의 단차가 존재하지 않는 LDD 구조의 트랜지스터를 완성한다.
이상 상술한 바와 같이 본 발명에 의하면, 게이트전극과 소오스/드레인영역간의 단차가 존재하지 않는 트랜지스터를 제조할 수 있으므로 이후의 평탄화 공정 및 배선공정이 용이해지게 되며 칩(chip)의 토폴로지가 대폭 개선된다.
Claims (1)
- 제1도전형의 기판(1)상에 산화막(9)과 질화막(10)을 차례로 형성하는 공정과, 게이트가 형성된 부분의 상기 질화막을 선택적으로 제거하는 공정, 문턱전압조절용 이온주입을 행하는 공정, 결과물을 열산화하여 게이트영역에 게이트 산화층(13)을 형성하는 공정, 상기 질화막을 제거하고 게이트 산화층을 제거하는 공정, 게이트 산화막(14)과 절연막(15)을 차례로 형성하는 공정, 상기 절연막을 에치백하여 게이트영역에 사이드월(15A)을 형성하는 공정, 결과물 전면에 제1도전층(16)을 형성한 후 패터닝하여 게이트영역상에 제1도전층 패턴(16A)을 형성하는 공정, 이온주입 공정에 의해 제2도전형의 저농도 소오스/드레인영역(19)을 형성하는 공정, 결과물 전면에 제2도전층(20)을 형성한 후 에치백하여 게이트전극(20A)을 형성하는 공정, 및 이온주입 공정에 의해 제2도전형의 고농도 소오스/드레인영역(22)을 형성하는 공정을 구비한 것을 특징으로 하는 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930010460A KR970001349B1 (ko) | 1993-06-09 | 1993-06-09 | 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930010460A KR970001349B1 (ko) | 1993-06-09 | 1993-06-09 | 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950002079A KR950002079A (ko) | 1995-01-04 |
| KR970001349B1 true KR970001349B1 (ko) | 1997-02-05 |
Family
ID=19357119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930010460A KR970001349B1 (ko) | 1993-06-09 | 1993-06-09 | 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970001349B1 (ko) |
-
1993
- 1993-06-09 KR KR1019930010460A patent/KR970001349B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950002079A (ko) | 1995-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100206878B1 (ko) | 반도체소자 제조방법 | |
| US6852597B2 (en) | Method for fabricating power semiconductor device having trench gate structure | |
| JP2791760B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0846201A (ja) | 半導体素子及びその製造方法 | |
| JPH1012847A (ja) | 半導体デバイスの製造方法 | |
| KR0183785B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100260043B1 (ko) | 반도체 소자 제조방법 | |
| KR970001349B1 (ko) | 트랜지스터 제조방법 | |
| JP2952570B2 (ja) | 半導体デバイスの製造方法 | |
| KR100295636B1 (ko) | 박막트랜지스터및그제조방법 | |
| KR100262456B1 (ko) | 반도체 소자 제조방법 | |
| KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
| KR0166888B1 (ko) | 박막트랜지스터 제조방법 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| KR100215871B1 (ko) | 반도체 소자의 제조방법 | |
| KR100325443B1 (ko) | 모스트랜지스터제조방법 | |
| KR100255127B1 (ko) | 횡형 구조의 바이폴라 트랜지스터의 제조방법 | |
| KR0144246B1 (ko) | 트랜지스터 제조방법 | |
| KR100364794B1 (ko) | 반도체소자의 제조방법 | |
| KR20000050649A (ko) | 반도체소자의 제조방법 | |
| KR100277892B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR930009581B1 (ko) | 반도체 소자 제조방법 | |
| KR100575611B1 (ko) | 이피롬셀 제조방법 | |
| KR100244498B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100273299B1 (ko) | 모스 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120120 Year of fee payment: 16 |
|
| EXPY | Expiration of term |