KR100255127B1 - 횡형 구조의 바이폴라 트랜지스터의 제조방법 - Google Patents

Abstract

횡형(lateral) 구조의 바이폴라(bipolar) 트랜지스터의 제조 방법에 있어서, 제1도전형 저농도 기판상에 제1산화막층과 제1폴리 실리콘 전극층을 형성하고 상기 제1폴리 실리콘 전극층 상에 제2산화막층을 형성 전극크기의 패턴을 만들고 상기 제2산화막에 식각률이 다른 측벽을 형성한 다음 한쪽 측벽을 제거하고 열산화층 형성후 측벽을 제거 슬로트(slot)를 만들어 제1폴리 실리콘 전극층을 식각후 제2도전형 베이스 영역을 형성하고 사이 슬로트를 폴리실리콘으로 충전 베이스전극을 형성하는 것을 특징으로하는 반도체 제조방법에 관한 것이다.

Description

횡형 구조의 바이폴라 트랜지스터의 제조방법

제1(a)∼(f)도는 본 발명의 트랜지스터 제조 공정도.

제2도는 제1도의 따른 트랜지스터 단면 구조도.

제3(a)도는 종래기술을 설명하기 위한 횡형 바이폴라 트랜지스터의 평면도.

제3(b)도는 제3(a)도의 A-A′라인을 따른 단면도이다.

본 발명은 바이폴라 트랜지스터의 제조 방법에 관한 것으로, 특히 횡형(lateral) 구조를 취한 바이폴라 트랜지스터 제조방법에 관한 것이다

최근에, 반도체 장치를 형성함에 있어서 기판으로서 SOI(Silicon On Insulator) 구조를 채용하여 저전력, 고속 그리고 소자분리가 용이하며 용이한 집적도 획득의 장점을 얻고 있다. 소자분리 용이성으로 동일 칩상에 CMOS 장치와 바이폴라 장치를 보다 고밀도로 형성할 수 있어 SOI 기판의 사용이 중요시되고 있다. 그리고 SOI 구조의 기판에 BiCMOS 회로를 이를 위해서 횡형 구조의 바이폴라 트랜지스터를 SOI 구조의 기판에 효율적으로 형성하려는 많은 제안이 있어 왔다. 그러나 대부분이 베이스 영역이 넓고, 베이스 저항이 크기 때문에 다음과 같은 제조방법이 개시되고 있다.

제3(a)도는 절연체로 포위된 반도체 활성 영역내에 횡형 구조의 바이폴라 트랜지스터를 형성했을때의 평면 레이아웃도이고, 제3(b)도는 제3(a)도의 A-A′ 라인을 따라 취한 단면을 보인 것이다. 도면에서 ‘1’은 에미터영역, 2는 콜렉터영역, 3은 베이스 영역을 가르키고 ‘4’는 외부 베이스 콘택부이며, ‘5’는 ‘4’에 연결된 베이스 폴리 콘택부이다.

다음에 제3(a)도를 참조하여 제조공정과 이에 따른 문제점을 기술한다.

n-형의 반도체 활성영역을 갖는 SOI 기판상에 SiO₂산화층(8)과 이 위에 p++ 폴리-Si층이 형성되고 소정의 폭대로 패터닝된다. 패터닝된 p++ 폴리-Si층은 베이스 폴리 콘택부(5)이다. 에미터 측을 포토레지스터로 덮어두고 콜렉터 영역상에 이온 주입을 n+영역(2)을 형성하고 에미터측 베이스 폴리 측벽상에 베이스 폴리 스페이서를 형성한다. 이어서 블랭킷(blanket) 베이스 이온 주입과 측방향 불순물 확산으로 p-의 베이스영역(3)을 형성한다. 다시 블랭킷 에미터 n+이온 주입으로 에미터 영역(1)을 형성한 후 베이스 폴리 전극 측면에 절연체로 스페이서(7)를 형성하고 실리사이데이션(9)으로서 접촉 전극영역을 형성한다.

그러나 이러한 종래기술에서는 블랭킷 베이스 이온 주입시 에미터 및 콜렉터 영역이 p형으로 도핑되어 n+영역의 농도 제어가 어렵게 되고 열처리가 부족할 때에는 p-n 접합구조를 형성케된다는 문제가 유발된다.

또한 베이스 폴리전극을 RIE(Reactive Ion Etching)와 같은 건식식각 방법으로 기판의 실리콘 표면상에서 형성되므로 실리콘 표면에 손상이 가고 또한 절연 스페이서 형성시에도 마찬가지여서 에미터 및 콜렉터 영역의 Si표면이 손상받는다는 문제가 있다.

따라서 본 발명의 목적은 횡형 바이폴라 트랜지스터에서 특히 중요한 베이스 영역의 폭을 미세하게 조절할 수 있고, 또한 베이스 폴리 콘택과 베이스 영역이 자기 정렬방식으로 접촉되고 공정중 기판의 표면이 손상되지 않는 횡형 바이폴라 트랜지스터 제조 방법을 제공하는 것이다.

본 발명의 목적에 따른 횡형 바이폴라 트랜지스터 제조방법은 제1도전형 저농도 기판상에 제1산화막층과 제1폴리 실리콘 전극층을 형성하고 상기 제1폴리 실리콘 전극층 상에 제2 산화막층을 형성 전극크기의 패턴을 만들고 상기 제2산화막에 식각률이 다른 측벽을 형성한 다음 한쪽 측벽을 제거하고 열산화층 형성후 측벽을 제거 슬로트(slot)를 만들어 제1폴리 실리콘 전극층을 식각후 제2도전형 베이스 영역을 형성하고 상기 슬로트를 폴리실리콘능로 충전 베이스전극을 형성하는 것을 특징으로 한다.

상기 공정에 따른 실시예가 다음에 구체적으로 설명된다.

이러한 제조공정은 SOI구조의 기판 또는 일반적인 소자분리후 얻어진 반도체 활성영역상에 형성하는 경우에도 곧바로 적용되고 특히 BiCMOS 형성시 개선된 특성으로 트랜지스터가 형성될 수 있다.

제1(a)도 내지 제1(f)도는 본 발명의 방법을 설명하는 트랜지스터 제조 공정 수순도이며, 제2도는 본 공정으로 부터 얻어진 트랜지스터의 단면구조도를 보인 것이다.

준비된 웨이퍼의 활성영역상에 반도체 장치가 형성된다. 활성영역은 잘 알려진 SOI기판 형성 방법으로 얻어지거나 통상의 LOCOS 소자 분리에 의해 구획되어 얻어진다. 제1(a)도에서 활성영역은 제1도전형 즉, n-반도체 실리콘 영역(11)이며 SOI구조의 기판에서 활성영역은 절연층(10)위에 마련된다.

먼저 n-형 반도체 영역(1)의 박막의 제1절연층인 SiO2층(12)과 박막의 폴리-Si층(13)을 차례대로 적층한다. 이어서 폴리-Si층(13)상에 제2절연중인 SiO2막(14)을 형성한 다음에 소정의 폭대로 패터닝한다. 이것은 베이스 폴리 콘택부의 폭과 대응한다.

다음에 제1(b)도와 같이, 패터닝된 제2절연층(14) 측벽상에 절연 스페이서를 설치한다. 스페이서(15),(16)는 제1(c)도의 단계에서 전면에 SiN4층을 형성한 후 건식식각을 행하여 얻어진다. SiN4층은 제1,2절연층과 다른 식각율을 갖는 층이어야 하기 때문에 형성된 것이다.

제1(c)도에서, 포토마스킹 작업을 통해서 에미터 영역을 포토레지스트층으로 덮은 후에 콜렉터 영역의 절연 스페이서(16)를 습식에칭으로 제거한다. 그리고 n+이온 주입을 통해서 반도체영역의 일부가 n+층(17)이 되도록 한다. 이것은 n-층과 함께 콜렉터 영역이 될 것이다. 여기서 중요한 것은 이온 주입시 종래 반도체영역에 손상이 있었던 것이 방지되고 있다는 것이다.

이온 주입 블록킹 막으로 작용한 에미터 영역상의 포토 레지스트층(16)을 제거하고, 폴리-Si층(13)에 대해 열산화 공정을 수행하여 제1(d)도와 같이 전면에 얇은 SiO2절연층(16)이 형성되도록 한다.

이 상태에서 스페이서(15)를 제거하면 그 부분에서 폴리-Si층(13)의 포면이 일부 노출된다. 계속하여 드러난 폴리-Si층(13)을 습식에칭으로 제거하고, 그러므로써 드러난 제1산화층(12)의 부분도 습식에칭으로 제거하면 열산화막(16)과 함께 제거되어 제1(e)도와 같이 슬롯(slot)(S)이 형성된다. 분명하듯이 열산화막은 스페이서에 의한 영역을 깊이 방향의 제거된 영역형성시 습식에칭으로 부터 폴리-Si층이 전면제거됨을 방지한다.

스페이서 폭을 제1(e)도와 같이 제2도전형 불순물인 p형 이온 주입으로 부터 형성된 반도체영역의 베이스 영역(1)의 크기를 제어함에 유의한다.

본 발명의 목적이 베이스폭의 제어성의 제공이었는데 이것은 제1(e)도에서와 같이 달성된다. 이것은 종래의 확산기법과는 다르게 베이스영역을 명확히 형성하게 한다.

다음에 패턴 형성된 SiO2층(14)을 에칭하여 제거하고 이 상태에서 베이스 전극 콘택부가 될 폴리-Si층을 전면에 형성한 후 p++로 도핑한 후 제1(f)도와 같이 패터닝하면 베이스 전극 콘택부(19)가 얻어진다. 패터닝과정에서 에칭종점을 제1산화막(12)의 표면이 되게 하면 제1(a)도의 과정에서 형성되었던 얇은 폴리-Si층(13)은 제거된다. 그리고 베이스 영역(18)과 이 위의 베이스 전극 콘택부(19)가 연결된다.

한편 에미터 영역(21)은 상기 폴리-Si층(19)의 패터닝 후에 에미터 형성영역에 대해서 n+이온 주입을 행하여 에미터 영역(20)을 형성시킨다. 이것은 제1(c)도의 마스킹공정을 동반할 수 있다. 즉 베이스 콘택부를 보호하고 나머지 영역에 대해 n+이온 주입하여 영역(21),(17)을 얻게한다. (제1(c)도의 공정이 중복된다고 보이는데 이에 대한 의견은?)

다음에 에미터와 콜랙터의 접촉부 형성을 위해서 제1(f)도와 같이 베이스 폴리 콘택영역(19) 측벽상에 절연 스페이서(21)를 형성하고 제2도와 같이 각 전극을 실리사이데이션(siliciddation)을 통해 접촉 전극 영역(22)을 형성하여 공정을 마무리한다.

이와같이 본 발명에 의하면 SiN스페이서(15) 폭을 미세화하여 슬롯의 크기를 조절하므로써 베이스 영역(18)의 폭을 조절할 수 있으므로 횡형구조의 바이폴라 트랜지스터의 베이스 폭을 미세화할 수 있다.

그리고 베이스 이온 주입 및 베이스 폴리-Si와 베이스 영역의 접촉이 슬롯을 통하여 자기 정렬 방식으로 이루어지므로 특성 콘트롤이 되므로써 신뢰도가 향상된다.

또한, 습식 식각을 이용하여 Si표면의 손상을 완전히 배제 하므로 신뢰성이 형상되는 효과가 있다.

Claims (1)

1. 횡형(lateral) 구조의 바이폴라(bipolar) 트랜지스터의 제조 방법에 있어서, 제1도전형 저농도 기판상에 제1산화막층과 제1폴리 실리콘 전극층을 형성하고 상기 제1폴리 실리콘 전극층 상에 제2산화막층을 형성 전극크기의 패턴을 만들고 상기 제2산화막에 식각률이 다른 측벽을 형성한 다음 한쪽 측벽을 제거하고 열산화층 형성후 측벽을 제거 슬로트(slot)를 만들어 제1폴리 실리콘 전극층을 식각후 제2도전형 베이스 영역을 형성하고 상기 슬로트를 폴리실리콘으로 충전 베이스전극을 형성하는 것을 특징으로하는 반도체 제조방법.