KR100325443B1 - 모스트랜지스터제조방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
고집적 반도체 소자 제조 방법
2. 발명이 해결하려고 하는 기술적 과제
모스 트랜지스터 제조시, 게이트 전극 형성을 위한 이 방성 식각시 상기 텅스텐 실리사이드막(4) 및 도핑된 폴리실리콘막(3)의 식각 균일도 차이 때문에 도핑된 폴리실리콘막(3)을 약 50∼200Å 정도 남도록 식각 균일도를 재현성 있게 유지하기가 매우 어려워, 반도체 소자의 신뢰성 개선에 나쁜 영향을 주게되는 문제점을 해결 하고자 함.
3. 발명의 해결방법의 요지
폴리실리콘막의 산화 및 산화막의 습식 식각법을 이용하여 임계치수 이하의 역T자형 폴리사이드 게이트 전극을 형성하고, 상기 게이트 전극 형성 공정 중에 저도핑 영역 및 소스/드레인 영역을 형성하므로써 모스 트랜지스터를 제조하는 방법을 제공하고자 함.
4. 발명의 중요한 용도
MOSFET 제조에 이용됨.
Description
본 발명은 반도체 소자 제조 방법에 관한 관한 것으로써, 특히 폴리사이드 구조의 역T자형 게이트 전극과 소오스/드레인 전극이 중첩된 모스 트랜지스터를 제조하는 방법에 관한 것이다.
현재 MOSFET 제조시 3.3V 이하의 저전압에서 높은 신뢰성을 갖도록 하기 위하여, 폴리사이드(POLYCIDE) 구조를 갖는 역T자형의 게이트 전극을 주로 채용하는 추세이다. 이와같은 MOSFET의 게이트 전극 제조 공정을 제 1도를 참조하여 설명하면, 먼저 실리콘 기판(1) 상에 약 50-100Å의 게이트 산화막(2), 약 1000∼1500Å의 도핑된 폴리실리콘막(3), 약 1000∼2000Å의 텅스텐 실리사이드막(4)을 순차적으로 적충한 다음, 게이트 전극을 정의하기 위한 소정의 감광막 패턴(5)을 형성하고 이방성(ANISOTROPIC) 식각법으로 상기 텅스텐 실리사이드막(4) 및 도핑된 폴리실리콘막(3)을 식각하되, 도핑된 폴리실리콘막(3)을 약 50∼200Å 정도 남도록 과소식각한다. 이때, 이방성 식각시 상기 텅스텐 실리사이드막(4) 및 도핑된 폴리실리콘막(3)의 식각 균일도 차이 때문에 도핑된 폴리실리콘막(3)을 약 50∼200Å 정도 남도록 식각 균일도를 재현성 있게 유지하기가 매우 어려워, 반도체 소자의 신뢰성 개선에 나쁜 영향을 주게 된다.
따라서, 전술한 문제점을 해결하기 위하여 안출된 본 발명은, 폴리실리콘막의 산화 및 산화막의 습식 식각법을 이용하여 임계치수 이하의 역T자형 폴리사이드 게이트 전극을 형성하고, 상기 게이트 전극 형성 공정 중에 저도핑 영역및 소스/드레인 영역을 형성하므로써 모스 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 모스 트랜지스터 제조 방법은, 반도체기판 상부에 소정 두께의 게이트 산화막, 도핑된 폴리실리콘막, 질화막을 차례로 증착하는 단계와, 게이트 전극 형성을 위한 소정의 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 방지막으로 하여 상기 질화막을 식각하는 단계와, 아르곤(Ar) 원자를 이온 주입하는 단계와, 상기 감광막 패턴을 제거하고, 상기 질화막을 산화 방지막으로 하여 상기 폴리실리콘막에 소정 두께의 열산화막을 형성하는 단계와, 상기 질화막을 식각하여 제거하는 단계와, 상기 폴리 실리콘막의 노출 부위에만 선택적인 텅스텐막을 형성하는 단계와, 상기 열산화막을 식각하여 제거하는 단계와, 소스/드레인 영역 형성을 위한 이온주입을 실시하는 단계와, 상기 텅스텐막을 식각 방지막으로 하여 상기 폴리실리콘막을 식각하여 게이트 전극을 정의하는 단계 및 저도핑 드레인 영역 형성을 위한 이온 주입을 실시하는 단계를 포함하는 것을 특징으로 한다.
이제 본 발명의 실시예에 대해 첨부 도면을 참조하여 상세하게 설명 되게 된다. 먼저 제 2A도에 도시된 바와 같이, 실리콘기판(11) 상부에 약 50∼100Å의 게이트 산화막(12), 약 1000∼1500Å의 도핑된 폴리실리콘막(13), 약 500∼1000Å의 질화막(14)을 각각 적층한 다음, 게이트 전극 형성을 위한 소정의 감광막 패턴(15)을 형성한다. 다음에 제 2B도에 도시된 바와같이, 상기 노출된 질화막(14)을 SF6와 Cl2가스를 이용하여 이방성 식각하고, Ar 원자를 약 30∼100Kev, 1x1013~1x1017Atoms/㎠의 조건으로 수직 방향으로 주입한다. 다음에는 제 2C도에 도시된 바와 같이, 상기 감광막 패턴(15)을 제거하고, 상기 질화막(14)을 산화 방지막으로 하여 상기 폴리실리콘막(13)이 약 50∼200Å 정도 남도록 약 800∼1500Å의 열산화막(16)을 형성한다. 이때 열산화막은 이온 주입된 수직 방향으로 더 빨리 성장하게 되어 질화막(14) 하부에 형성되는 버즈비크가 감소되게 된다. 다음에는 제 2D도에 도시된 바와 같이, 상기 질화막(14)을 인산 용액으로 식각하여 제거한 다음, 상기 열산화막(16)을 방지막으로 하여 노출된 폴리실리콘막(13)상부에 선택적인 텅스텐막(17)을 형성한다. 이때 텅스텐막(17)의 임계치수 b는 감광막 패턴(15)의 임계치수 a 보다 더 작아진다. 다음에 제 2E도에 도시된 바와 같이, 상기 열산화막(16)을 HF에 의한 습식 식각법으로 제거한 다음, As 원자를 이온주입하여 N+형 의 소스/드레인 영역(18)을 형성한다. 이때 폴리실리콘막(13)이 스페이서 역할을 하게 된다. 다음에 제 2F도에 도시된 바와 같이, 상기 텅스텐막(17)을 식각 방지막으로 하여 상기 폴리실리콘막(13)을 Cl2가스와 HBr 가스로 이방성 식각하여 게이트 산화막(12)을 노출시켜 게이트 전극을 정의한 다음, P원자를 이온주입하여 N-형 의 저도핑 드레인 영역(19)을 형성한다.
반도체 소자 제조시 전술한 바와 같은 본 발명을 이용하므로써, 식각 균일도의 재현성이 양호해지고 따라서 생산성이 향상된다는 장점이 있다.
제 1도는 종래의 제조 공정에 따라 제조된 모스 트랜지스터의 단면도.
제 2A도 내지 제 2F도는 본 발명의 모스 트랜지스터 제조 방법에 따른 제조 공정도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
11 : 실리콘 기판 12 : 게이트 산화막
13 : 게이트용 폴리실리콘 14 : 질화막
15 : 감광막 16 : 열산화막
17 : 텅스텐막 18 : 소스/드레인 영역
19 : 저도핑 드레인 영역
Claims (5)
- 모스 트랜지스터를 제조하는 방법에 있어서,반도체 기판 상부에 소정 두께의 게이트 산화막, 도핑된 폴리실리콘막, 질화막을 차례로 증착하는 단계와,게이트 전극 형성을 위한 소정의 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 식각 방지막으로 하여 상기 질화막을 식각하는 단계와,아르곤(Ar) 원자를 이온 주입하는 단계와,상기 감광막 패턴을 제거하고, 상기 질화막을 산화 방지막으로 하여 상기 폴리실리콘막에 소정 두께의 열산화막을 형성하는 단계와,상기 질화막을 식각하여 제거하는 단계와,상기 폴리실리콘막의 노출 부위에만 선택적인 텅스텐막을 형성하는 단계와,상기 열산화막을 식각하여 제거하는 단계와,소스/드레인 영역 형성을 위한 이온 주입을 실시하는 단계와,상기 텅스텐막을 식각 방지막으로 하여 상기 폴리실리콘막을 식각하여 게이트 전극을 정의하는 단계 및저도핑 드레인 영역 형성을 위한 이온 주입을 실시하는 단계를 포함해서 이루어진 모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 아르곤 원자를 이온 주입하는 단계는 약 30~100KeV, 1x1013~1x1017Atoms/㎠ 의 조건으로 수직 방향으로 수행되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1항에 있어서,상기 폴리실리콘막의 증착 두께는 약 1000Å 내지 1500Å인 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 1항 또는 제 3항에 있어서,상기 열산화막은 약 1800Å 내지 2800Å의 두께로 형성되고, 산화되지 않고 잔류하는 상기 폴리 실리콘막의 두께는 약 50Å 내지 200Å인 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 텅스텐막의 폭이 상기 감광막 패턴의 폭 보다 더 작게 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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