JPH1012847A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH1012847A JPH1012847A JP9036962A JP3696297A JPH1012847A JP H1012847 A JPH1012847 A JP H1012847A JP 9036962 A JP9036962 A JP 9036962A JP 3696297 A JP3696297 A JP 3696297A JP H1012847 A JPH1012847 A JP H1012847A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭ製造工程時に、特定の２つの領域に
おける側壁をそれぞれの領域に対して最適に形成するこ
とができて、デバイスの信頼性を向上させることができ
る半導体デバイスの製造方法を提供すること。 【解決手段】 半導体基板に第１領域と第２領域とを定
め、それらの第１領域及び第２領域上にそれぞれゲート
電極を形成し、かつ基板のそのゲート電極両側に不純物
領域を形成し、前記第１領域のゲート電極の上側及び側
面に第１絶縁層を形成して第２領域のゲートには第１絶
縁層を形成させず、それらの第１絶縁層及び第２領域の
ゲート電極を含んだ基板上に第２絶縁層を形成し、その
第２絶縁層を選択エッチングして第２領域のゲート電極
の両側面に第２絶縁物からなる側壁を形成させる。
おける側壁をそれぞれの領域に対して最適に形成するこ
とができて、デバイスの信頼性を向上させることができ
る半導体デバイスの製造方法を提供すること。 【解決手段】 半導体基板に第１領域と第２領域とを定
め、それらの第１領域及び第２領域上にそれぞれゲート
電極を形成し、かつ基板のそのゲート電極両側に不純物
領域を形成し、前記第１領域のゲート電極の上側及び側
面に第１絶縁層を形成して第２領域のゲートには第１絶
縁層を形成させず、それらの第１絶縁層及び第２領域の
ゲート電極を含んだ基板上に第２絶縁層を形成し、その
第２絶縁層を選択エッチングして第２領域のゲート電極
の両側面に第２絶縁物からなる側壁を形成させる。
Description
【０００１】
【発明が属する技術分野】本発明は半導体デバイスに関
し、特にＤＲＡＭ製造工程時に、特定の２つの領域にお
ける側壁をそれぞれの領域に対して最適に形成すること
が可能となり、デバイスの信頼性を向上させることがで
きる半導体デバイスの製造方法に関する。
し、特にＤＲＡＭ製造工程時に、特定の２つの領域にお
ける側壁をそれぞれの領域に対して最適に形成すること
が可能となり、デバイスの信頼性を向上させることがで
きる半導体デバイスの製造方法に関する。
【０００２】ＤＲＡＭ等の半導体デバイスの製造工程で
採択されている自己整列コンタクト技術は、セル領域で
ゲート電極の側壁を酸化膜とのエッチング選択比の良い
窒化物で形成して、コンタクトエッチング工程における
工程マージンを十分に確保するようにした技術である。
採択されている自己整列コンタクト技術は、セル領域で
ゲート電極の側壁を酸化膜とのエッチング選択比の良い
窒化物で形成して、コンタクトエッチング工程における
工程マージンを十分に確保するようにした技術である。
【０００３】
【従来の技術】添付図面を参照して従来の半導体デバイ
スの製造方法について説明する。図１は従来の半導体デ
バイスの工程断面図である。従来の技術における側壁形
成は、先ず、図１（ａ）に示すように、ゲート電極２が
形成された半導体基板１の全面に窒化物を堆積させ、乾
式エッチング工程で前記ゲート電極２側面に窒化物側壁
３を形成する。
スの製造方法について説明する。図１は従来の半導体デ
バイスの工程断面図である。従来の技術における側壁形
成は、先ず、図１（ａ）に示すように、ゲート電極２が
形成された半導体基板１の全面に窒化物を堆積させ、乾
式エッチング工程で前記ゲート電極２側面に窒化物側壁
３を形成する。
【０００４】次いで、図１（ｂ）、（ｃ）に示すよう
に、全面に酸化膜４を堆積し、前記半導体基板１に形成
された不純物領域上の酸化膜４を選択的にエッチングし
てコンタクト孔を形成する。そしてそのコンタクト孔を
含む全面に金属層を形成してパターニングして金属配線
を形成する。
に、全面に酸化膜４を堆積し、前記半導体基板１に形成
された不純物領域上の酸化膜４を選択的にエッチングし
てコンタクト孔を形成する。そしてそのコンタクト孔を
含む全面に金属層を形成してパターニングして金属配線
を形成する。
【０００５】前記のような従来の側壁を用いた自己整列
技術におけては、ゲート電極２の側面に形成された側壁
と金属配線のための層間絶縁膜の形成物質とは異なる物
質、互いに対してエッチング選択比の大きい物質を使用
して形成していた。したがって、コンタクトエッチング
工程でややの誤整列があってもコンタクト形成には困難
がない。
技術におけては、ゲート電極２の側面に形成された側壁
と金属配線のための層間絶縁膜の形成物質とは異なる物
質、互いに対してエッチング選択比の大きい物質を使用
して形成していた。したがって、コンタクトエッチング
工程でややの誤整列があってもコンタクト形成には困難
がない。
【０００６】しかし、前記のような従来の自己整列コン
タクト形成におけてはセル領域のデバイスと周辺回路の
デバイスに同様に窒化物を用いて側壁を形成することに
なるので、次のような問題点があった。先ず、周辺回路
デバイスの側壁を窒化物を用いて形成すると、そのゲー
ト−ソース電極のオーバーラップキャパシタンスが増加
し、ホットキャリヤ発生の増加によりデバイスに悪影響
を及ぼすことになる。又、セル領域におけるコンタクト
孔の大きさを拡大させるために側壁の大きさを小さくす
ると、周辺回路デバイスの特性が低下する。反対に側壁
の大きさを大きくすると、コンタクト孔の大きさが小さ
くなって配線不良の原因になる。
タクト形成におけてはセル領域のデバイスと周辺回路の
デバイスに同様に窒化物を用いて側壁を形成することに
なるので、次のような問題点があった。先ず、周辺回路
デバイスの側壁を窒化物を用いて形成すると、そのゲー
ト−ソース電極のオーバーラップキャパシタンスが増加
し、ホットキャリヤ発生の増加によりデバイスに悪影響
を及ぼすことになる。又、セル領域におけるコンタクト
孔の大きさを拡大させるために側壁の大きさを小さくす
ると、周辺回路デバイスの特性が低下する。反対に側壁
の大きさを大きくすると、コンタクト孔の大きさが小さ
くなって配線不良の原因になる。
【０００７】
【発明が解決しようとする課題】本発明は前記のような
従来の半導体デバイスの製造方法の問題点を解決するた
めになされたものである。すなわち、ＤＲＡＭ製造工程
時に、特定の２つの領域における側壁をそれぞれの領域
に対して最適に形成することができて、デバイスの信頼
性を向上させることができる半導体デバイスの製造方法
を提供することが目的である。
従来の半導体デバイスの製造方法の問題点を解決するた
めになされたものである。すなわち、ＤＲＡＭ製造工程
時に、特定の２つの領域における側壁をそれぞれの領域
に対して最適に形成することができて、デバイスの信頼
性を向上させることができる半導体デバイスの製造方法
を提供することが目的である。
【０００８】
【課題を解決するための手段】本発明は、半導体基板に
第１領域と第２領域とを定め、それらの第１領域及び第
２領域上にそれぞれゲート電極を形成し、かつ基板のそ
のゲート電極両側に不純物領域を形成した後、前記第１
領域のゲート電極の上側及び側面に第１絶縁層を形成し
て第２領域のゲートには第１絶縁層を形成させず、それ
らの第１絶縁層及び第２領域のゲート電極を含んだ基板
上に第２絶縁層を形成し、その第２絶縁層を選択エッチ
ングして第２領域のゲート電極の両側面に第２絶縁物か
らなる側壁を形成させることを特徴とする。
第１領域と第２領域とを定め、それらの第１領域及び第
２領域上にそれぞれゲート電極を形成し、かつ基板のそ
のゲート電極両側に不純物領域を形成した後、前記第１
領域のゲート電極の上側及び側面に第１絶縁層を形成し
て第２領域のゲートには第１絶縁層を形成させず、それ
らの第１絶縁層及び第２領域のゲート電極を含んだ基板
上に第２絶縁層を形成し、その第２絶縁層を選択エッチ
ングして第２領域のゲート電極の両側面に第２絶縁物か
らなる側壁を形成させることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面を参照して本発明
の半導体デバイスの製造方法について詳細に説明する。
図２、３は本発明の半導体デバイスの工程断面図であ
る。図２において、Ｉ領域はセル領域を示すものであ
り、II領域は周辺回路領域を示すものである。先ず、図
２（ａ）に示すように、ゲート電極２３をマスクとして
不純物拡散領域２２を形成させた半導体基板２１の全面
（セル領域と周辺回路領域を含む）に第１絶縁層として
の窒化物を堆積する。次いで、その窒化物層を乾式エッ
チング工程で選択的に除去して前記セル領域と周辺回路
領域のそれぞれのゲート電極２３の上側及び側面にキャ
ップ窒化物層２４ａと窒化物側壁２４ｂを形成する。
の半導体デバイスの製造方法について詳細に説明する。
図２、３は本発明の半導体デバイスの工程断面図であ
る。図２において、Ｉ領域はセル領域を示すものであ
り、II領域は周辺回路領域を示すものである。先ず、図
２（ａ）に示すように、ゲート電極２３をマスクとして
不純物拡散領域２２を形成させた半導体基板２１の全面
（セル領域と周辺回路領域を含む）に第１絶縁層として
の窒化物を堆積する。次いで、その窒化物層を乾式エッ
チング工程で選択的に除去して前記セル領域と周辺回路
領域のそれぞれのゲート電極２３の上側及び側面にキャ
ップ窒化物層２４ａと窒化物側壁２４ｂを形成する。
【００１０】そして、図２（ｂ）、（ｃ）に示すよう
に、セル領域の全面にフォトレジスト層２５を形成し、
周辺回路領域のゲート電極２３上側及び側面に形成され
たキャップ窒化物層２５ａと窒化物側壁２４ｂを除去す
る。すなわち、第II領域ではゲートの側面に第１絶縁物
の側壁を形成させない。次いで、セル領域に形成されて
マスクとして用いられたフォトレジスト層２５を除去す
る。
に、セル領域の全面にフォトレジスト層２５を形成し、
周辺回路領域のゲート電極２３上側及び側面に形成され
たキャップ窒化物層２５ａと窒化物側壁２４ｂを除去す
る。すなわち、第II領域ではゲートの側面に第１絶縁物
の側壁を形成させない。次いで、セル領域に形成されて
マスクとして用いられたフォトレジスト層２５を除去す
る。
【００１１】図２（ｄ）、図３（ｅ）に示すように、セ
ル領域と周辺回路領域を含む全表面に前記窒化物層２４
ａ、２４ｂとは異なる厚さを有する酸化膜２６を形成し
てエッチングして周辺回路領域のゲート電極２３の側面
にゲート側壁２６ａを形成する。このとき、セル領域の
酸化膜２６はすべてがエッチングされて除去されるので
はなく、図示のように残ることになる。勿論、この残る
量は、周辺回路領域のゲート電極２３側面に形成される
側壁の厚さによって異なる。
ル領域と周辺回路領域を含む全表面に前記窒化物層２４
ａ、２４ｂとは異なる厚さを有する酸化膜２６を形成し
てエッチングして周辺回路領域のゲート電極２３の側面
にゲート側壁２６ａを形成する。このとき、セル領域の
酸化膜２６はすべてがエッチングされて除去されるので
はなく、図示のように残ることになる。勿論、この残る
量は、周辺回路領域のゲート電極２３側面に形成される
側壁の厚さによって異なる。
【００１２】そして、図３（ｆ）、（ｇ）に示すよう
に、周辺回路領域にゲート側壁２６ａが形成されたゲー
ト電極２３をマスクとしてイオン注入工程を実施して周
辺回路領域にＬＤＤ構造のソース／ドレイン領域を形成
する。次いで、全面に酸化膜堆積及び平坦化工程を行っ
て層間絶縁膜２７を形成して、金属配線と半導体基板２
１に形成された不純物拡散領域２２（ソース／ドレイン
領域）をコンタクトさせるために自己整列コンタクト技
術でコンタクト孔を形成する。
に、周辺回路領域にゲート側壁２６ａが形成されたゲー
ト電極２３をマスクとしてイオン注入工程を実施して周
辺回路領域にＬＤＤ構造のソース／ドレイン領域を形成
する。次いで、全面に酸化膜堆積及び平坦化工程を行っ
て層間絶縁膜２７を形成して、金属配線と半導体基板２
１に形成された不純物拡散領域２２（ソース／ドレイン
領域）をコンタクトさせるために自己整列コンタクト技
術でコンタクト孔を形成する。
【００１３】
【発明の効果】前記のような本発明の半導体デバイスの
製造方法は特定の異なる２つの領域における側壁を各領
域に対して最適化して形成することが可能となる。この
ように、セル領域における側壁の厚さをその特性に応じ
て容易に調節することができるので、コンタクト孔の形
成時に工程マージンを十分に確保することができる。そ
して、セル領域を以外の部分で酸化膜を用いて側壁を形
成し、その側壁の幅、すなわち厚さを大きくすることが
できるので、ゲート・ソース間のオーバーラップキャパ
シタンス及び短チャンネル効果を減少させることがで
き、そのため、デバイスの特性を向上させる効果があ
る。
製造方法は特定の異なる２つの領域における側壁を各領
域に対して最適化して形成することが可能となる。この
ように、セル領域における側壁の厚さをその特性に応じ
て容易に調節することができるので、コンタクト孔の形
成時に工程マージンを十分に確保することができる。そ
して、セル領域を以外の部分で酸化膜を用いて側壁を形
成し、その側壁の幅、すなわち厚さを大きくすることが
できるので、ゲート・ソース間のオーバーラップキャパ
シタンス及び短チャンネル効果を減少させることがで
き、そのため、デバイスの特性を向上させる効果があ
る。
【図１】 従来の半導体デバイスの工程断面図である。
【図２】 本発明の実施形態の半導体デバイスの工程断
面図である。
面図である。
【図３】 本発明の実施形態の半導体デバイスの工程断
面図である。
面図である。
２１ 半導体基板 ２２ 不純物拡散領域 ２３ ゲート電極 ２４ａ キャップ窒化物層 ２４ｂ 窒化物側壁 ２５ フォトレジスト層 ２６ 酸化膜 ２６ａ ゲート側壁
Claims (6)
- 【請求項１】 半導体基板に第１領域と第２領域とを定
める工程と、 前記第１領域及び第２領域上にそれぞれゲート電極を形
成し、かつ基板のそのゲート電極両側に不純物領域を形
成する工程と、 前記第１領域のゲート電極の上側及び側面に第１絶縁層
を形成する工程と、 第１絶縁層及び第２領域のゲート電極を含んだ基板上に
第２絶縁層を形成する工程と、 前記第２絶縁層を選択エッチングして第２領域のゲート
電極の両側面と第１領域の第１絶縁層を有するゲート電
極と基板の上に残留させる工程と、を有することを特徴
とする半導体デバイスの製造方法。 - 【請求項２】 第１領域はセル領域であることを特徴と
する請求項１記載の半導体デバイスの製造方法。 - 【請求項３】 第２領域は周辺回路領域であることを特
徴とする請求項１記載の半導体デバイスの製造方法。 - 【請求項４】 第１絶縁膜及び第２絶縁膜の厚さを異に
して第１、第２領域におけるゲート側壁の広さを異なる
ように形成することを特徴とする請求項１記載の半導体
デバイスの製造方法。 - 【請求項５】 第１絶縁膜は窒化物を使用して形成され
ることを特徴とする請求項１又は請求項４記載の半導体
デバイスの製造方法。 - 【請求項６】 第２絶縁膜は酸化膜を使用して形成され
ることを特徴とする請求項１又は請求項４記載の半導体
デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20641/1996 | 1996-06-10 | ||
| KR1019960020641A KR100186503B1 (ko) | 1996-06-10 | 1996-06-10 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012847A true JPH1012847A (ja) | 1998-01-16 |
| JP2780162B2 JP2780162B2 (ja) | 1998-07-30 |
Family
ID=19461340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9036962A Expired - Fee Related JP2780162B2 (ja) | 1996-06-10 | 1997-02-06 | 半導体デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5874330A (ja) |
| JP (1) | JP2780162B2 (ja) |
| KR (1) | KR100186503B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352891B1 (en) | 1998-05-27 | 2002-03-05 | Nec Corporation | Method of manufacturing semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6306760B1 (en) * | 1999-12-09 | 2001-10-23 | United Microelectronics Corp. | Method of forming a self-aligned contact hole on a semiconductor wafer |
| US6316304B1 (en) | 2000-07-12 | 2001-11-13 | Chartered Semiconductor Manufacturing Ltd. | Method of forming spacers of multiple widths |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| TW591741B (en) * | 2003-06-09 | 2004-06-11 | Taiwan Semiconductor Mfg | Fabrication method for multiple spacer widths |
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| KR100746351B1 (ko) * | 2006-06-12 | 2007-08-03 | 강남대학교 산학협력단 | 기하학 정보를 이용한 실시간 높이 측정 방법 |
| KR100905999B1 (ko) * | 2007-06-12 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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