KR100370120B1 - 콘택 형성 방법 - Google Patents
콘택 형성 방법 Download PDFInfo
- Publication number
- KR100370120B1 KR100370120B1 KR1019960031674A KR19960031674A KR100370120B1 KR 100370120 B1 KR100370120 B1 KR 100370120B1 KR 1019960031674 A KR1019960031674 A KR 1019960031674A KR 19960031674 A KR19960031674 A KR 19960031674A KR 100370120 B1 KR100370120 B1 KR 100370120B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- data line
- film
- insulating film
- contact
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Memories (AREA)
Abstract
본 발명은 디램 셀의 콘택 형성 방법에 관한 것으로, 특히 셀 제조 과정 중 기판과 데이타 라인과의 콘택홀에 스토리지 노드 전극을 형성하기 위한 물질을 같이 증착하여 콘택을 용이하게 형성하는 방법에 관한 것이다.
상기와 같은 본 발명 콘택 형성 방법은 격리 영역을 갖는 기판 상에 게이트 절연막과 측벽 절연막을 갖춘 복수개의 게이트 전극을 형성하는 단계; 상기 게이트 전극을 감싸도록 제 1 절연막을 형성하는 단계; 상기 복수개의 게인트 전극 사이에 복수개의 FIN 구조를 가진 스토리지 노드 전극과, 데이타 라인 콘택 형성 부분에 스토리지 노드 전극을 형성하는 물질을 같이 증착하는 단계; 상기 스토리지 노드 전극을 둘러싸도록 유전막과 플레이트 전극을 형성하는 단계; 상기 전면에 제 2 절연막을 증착하여 데이타 라인 콘택 형성 영역의 제 2 절연막과 유전막을 식각하여 데이타 라인 콘택 홀을 형성하는 단계; 상기 전면이 데이타 라인 형성을 위한 전도 물질을 형성하는 단계를 포함하여 제조되는 것을 특징으로 한다.
Description
본 발명은 디렘 셀의 콘택 형성 방법에 관한 것으로, 특히 셀 제조 과정 중 기판과 데이타 라인과의 콘택홀에 스토리지 노드 전극을 형성하기 위한 물질을 같이 증착하여 콘택을 용이하게 형성하는 방법에 관한 것이다.
이하, 첨부 도면을 참고하여 종래의 콘택 형성 방법을 설명하면 다음과 같다.
먼저 도 1a에 도시한 바와 같이 기판(1)상에 활성 영역을 구분하기 위하여 기판(1) 전면에 산화막을 증착하고 감광막을 도포하여 노광 및 현상 공정으로 감광막을 선택적으로 제거하여 제거되고 남은 감광막을 마스크로 이용하여 산화막을 패터닝한 후에 열공정을 통해 필드 산화막(2)을 형성한다. 그리고 기판(1) 전면에 산화막을 증착하고 폴리 실리콘층이나 전도층을 증착한 후에 감광막을 도포하여 노광 및 현상 공정에 의해 감광막을 선택적으로 제거한다. 그리고 제거되고 남은 감광막을 마스크로 이용하여 폴리 실리콘층과 산화막을 제거하여 게이트 전극(4)과 게이트 산화막(3)을 형성한다. 그리고 게이트 전극(4) 양측의 드러난 기판(1)내에 불순물 이온을 주입하여 불순물 영역(5)을 형성한다. 그리고 전면에 절연막을 증착하고 이방성 식각하여 게이트 전극(4) 양 측면에 게이트 측벽 절연막(6)을 형성한 후 전면에 제 1 절연막(7)을 증착한다.
다음으로 도 1b에 도시한 바와 같이 캐패시터를 형성시키기 위하여 감광막을 제 1 절연막(7) 전면에 도포하고 노광 및 현상 공정으로 캐패시터를 형성시킬 게이트 전극(4) 사이의 감광막만 제거한 뒤 제거되고 남은 감광막을 마스크로 이용하여 제 1 절연막(7)을 제거한다.
이어서 도 1c에 도시한바와 같이 전면에 스토리지 노드 전극으로 사용될 제 1 폴리 실리콘층(8)을 증착하고 제 1 폴리 실리콘층(8) 전면에 제 1 절연막(9)을 증착한다. 그리고 도 1d에 도시한 바와 같이 전면에 감광막을 도포하고 노광 및 현상 공정으로 선택적으로 캐패시터를 형성시키기 위한 게이트 전극(4) 사이의 감광막을 제거한 뒤 제거되고 남은 감광막을 마스크로 이용하여 제 1 절연막(9)을 제거한다. 그리고 전면에 제 2 폴리 실리콘층(10)을 증착한다.
다음으로 도 1e에 도시한 바와 같이 전면에 감광막을 도포하고 노광 및 현상 공정으로 캐패시터를 형성할 영역의 상부에만 감광막이 남도록 선택적으로 제거하여 제거되고 남은 감광막을 마스크로 이용하여 제 2 폴리 실리콘층(10)과 제 2 절연막(9)과 제 1 폴리 실리콘층(8)을 이방성 식각한 후 제 1 절연막(7)을 등방성 식각하여 2-FIN 구조의 스토리지 노드 전극을 형성한다. 그리고 전면에 유전막(11)을 증착하고, 플레이트 전극으로 사용하기 위한 제 3 폴리 실리콘층(12)을 증착하고 제 3 폴리 실리콘층(12) 위에 감광막을 도포하여 노광 및 현상 공정으로 게이트 잔극(4) 사이에 위치한 2-FIN 구조의 스토리지 노드위의 제 3 폴리 실리콘층(12)상부만 감광막이 남도록 선택적으로 제거한다. 그리고 제거되고 남은 감광막을 마스크로 이용하여 제 3 폴리 실리콘층(12)과 유전막(11)을 제거한다.
다음으로 도 1f에 도시한 비와 같이 전면에 제 3 절연막(13)을 증착한다.
이어서 도 1g에 도시한 바와 같이 전면에 감광막을 도포한 후 노광 및 현상 공정으로 데이타 라인 콘택 홀을 형성하기 위한 게이트 전극(4) 사이의 감광막만 제거하여 제거되고 남은 감광막을 마스크로 이용하여 제 3 절연막(13)과 제 1 절연막을 차례로 제거한다. 그리고 전면에 제 4 폴리 실리콘층(14)을 증착한 뒤 제 4 폴리 실리콘층(14)을 에치백 하여 데이타 라인 콘택 홀 영역에만 제 4 폴리 실리콘층(14)이 남도록 한다. 이후에 제 4 폴리 실리콘층(14)과 접촉되어 기판(1)과 콘택되도록 전도층(15)을 증착하여 데이타 라인을 형성한다.
종래의 콘택 형성 방법은 데이타 라인 콘택 홀 형성을 위한 길이가 깊어져서 가로 전도층을 증착하여 데이타 라인을 형성하면 기판(1)과의 콘택에 어려움이 따르므로 전도성 물질을 증착한 후에 에치백하는 공정을 더 추가하여야 하므로 공정이 복잡해져서 생산성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 데이타 라인과 기판과의 콘택 홀의 깊이를 줄여 콘택의 신뢰도를 높이고, 데이타 라인의 콘택 형성을 위한 공정 단계를 간소화하여 공정 수율을 높일 수있는 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 콘택 형성을 나타낸 공정 단면도
도 2는 본 발명 콘택 형성을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
20: 기판 21: 필드 산화막
22: 게이트 산화막 23: 게이트 전극
24: 불순물 영역 25: 게이트 측벽 절연막
26: 제 1 절연막 27: 제 1 폴리 실리콘충
28: 제 2 절연막 29: 제 2 폴리 실리콘층
30: 유전막 31: 제 3 폴리 실리콘층
32: 제 3 절연막 33: 데이타 라인층
본 발명 콘택 형성 방법은 격리 영역을 갖는 기판 상에 게이트 절연막과 측벽 절연막을 갖춘 복수개의 게이트 전극을 형성하는 단계; 상기 게이트 전극을 감싸도록 제1 절연막을 형성하는 단계; 상기 복수개의 게이트 전극 사이에 복수개의 FIN 구조룰 가진 스토리지 노드 전극과, 데이타 라인 콘택 형성 부분에 스토리지 노드 전극을 형성하는 물질을 같이 증착하는 단계; 상기 스토리지 노드 전극을 둘러 싸도록 유전막과 플레이트 전극을 형성하는 단계; 상기 전면에 제 2 절연막을 증착하여 데이타 라인 콘택 형성 영역의 제 2 절연막과 유전막을 식각하여 데이타 라인 콘택 홀을 형성하는 단계; 상기 전면에 데이타 라인 형성을 위한 전도 물질을 형성하는 단계를 포함하여 제조되는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명 콘택 형성 방법을 설명하면 다음과 같다.
먼저 도 2a에 도시한 바와 같이 기판(20)상에 활성 영역을 구분하기 위하여 기판(20) 전면에 산화막을 증착하고 감광막을 도포하여 노광 및 현상 공정으로 감광막을 선택적으로 제거한다. 그리고 제거되고 남은 감광막을 마스크로 이용하여 산화막을 패터닝한 후 열공정을 통해 필드 산화막(21)을 형성한다. 그리고 기판(20) 전면에 산화막을 증착하고 산화막 상에 폴리 실리콘층이나 전도층을 증착하고 감광막을 도포하여 감광막을 노광 및 현상 공정에 의해 선택적으로 제거한다. 그리고 제거되고 남은 감광막을 마스크로 이용하여 폴리 실리콘층과 산화막을 제거하여 게이트 전극(23)과 게이트 산화막(22)을 형성한다. 그리고 게이트 전극(23) 양측의 드러난 기판(20)내에 불순물 이온을 주입하여 불순물 영역(24)을 형성한다. 그리고 전면에 절연막을 증착하고 이방성 식각하여 게이트 전극(23) 양측면에 게이트 측벽 절연막(25)을 형성한 후 전면에 게이트 제 1 절연막(26)을 증착한다.
다음으로 도 2b에 도시한 바와 같이 제 1 절연막 전면에 감광막을 도포하고 게이트전극(23)과 게이트 측벽 절연막(25) 상부에만 남도록 노광 및 현상 공정에 의해 선택적으로 감광막을 제거하고 제거되고 남은 감광막을 마스크로 이용하여 게이트 전극(23) 사이의 제 1 절연막(26)을 제거한다. 그리고 전면에 스토리지 노드 전극으로 사용되는 제 1 폴리 실리콘층(27)을 증착하고 제 2 폴리 실리콘층(27) 위에 제 2 절연막(28)을 증착한다.
이어서 도 2c에 도시한 바와 같이 전면에 감광막을 도포하고 노광 및 현상공정으로 게이트 전극(23) 상부에만 감광막이 남도록 선택적으로 감광막을 제거하여 제거된 감광막을 마스크로 이용하여 제 2 절연막(28)을 제거한다. 그리고 전면에 스토리지 노드 전극으로 사용되는 제 3 폴리 실리콘층(29)을 증착한다. 이후에 전면에 감광막을 도포하여 노광 및 현상 공정으로 게이트 전극(23)의 사이에만 감광막이 남도록 선택적으로 제거한다.
다음으로 도 2d에 도시한 바와 같이 도 2c에 남은 감광막을 마스크로 이용하여 제 2 폴리 실리콘층(29)과 제 2 절연막(28)과 제 1 폴리 실리콘층(27)을 이방성 식각한 후 제 1 절연막(26)을 등방성 식각하여 2-FIN 구조를 형성한다. 그리고 전면에 유전막(30)과 플레이트 전극으로 사용하기 위한 제 3 폴리 실리콘층(31)을 증착하고 그위에 감광막을 도포한다. 이후에 노광 및 현상 공정으로 게이트 전극(23) 사이에 위치한 2-FIN 구조를 갖는 제 3 폴리 실리콘층(31)상부와 데이타 라인 콘택을 형성할 게이트 전극(23) 사이의 상부에만 감광막이 남도록 선택적으로 제거한다. 그리고 제거되고 남은 감광막을 마스크로 이용하여 제 3 폴리 실리콘층(31)과 유전막(30)을 제거한다.
이어서 도 2e에 도시한 바와 같이 전면에 제 3 절연막(32)을 증착하고 그위에 감광막을 도포하여 데이타 라인 콘택 형성을 위한 영역만 감광막을 제거하여 제거되고 남은 감광막을 마스크로 이용하여 드러난 제 3 절연막(32)과 유전막(30)을 제거하여 데이타 라인 콘택 홀을 형성한다. 그리고 상기의 콘택 홀 형성 부분이 데이타 라인층(33)을 형성하므로써 스토리지 노드 전극으로 사용된 제 1 폴리 실리콘등(27)과 제 2 폴리 실리콘층(29)과 함께 데이타 라인층(33)이 기판(20)과 콘택된다.
본 발명의 콘택 형성 방법은 스토리지 노드를 형성할 때 데이타 라인 콘택 형성 영역에 스토리지 노드 물질을 같이 증착하여 데이타 라인의 콘택 홀을 형성할 때 그 깊이를 줄일 수 있으므로 콘택 형성 후 다른 전도성 물질을 증착하기 위한 공정 과정을 거치지 않고 바로 데이타 라인층을 증착하여 기판(20)과의 콘택을 가능하게 하여 공정을 단순화 시킬 수 있다는 효과가 있다.
Claims (1)
- (1) 격리 영역을 갖는 기판 상에 게이트 절연막과 측벽 절연막을 갖춘 복수개의 게이트 전극을 형성하는 단계;(2) 상기 게이트 전극을 감싸도록 제 1 절연막을 형성하는 단계;(3) 상기 복수개의 게이트 전극 사이에 복수개의 FIN 구조를 가진 스토리지 노드 전극 형성을 위한 물질과, 데이타 라인 콘택 형성 부분에 스토리지 노드 전극을 형성하기 위한 물질을 같이 증착하는 단계;(4) 상기 스토리지 노드 전극을 둘러 싸도록 유전막과 플레이트 전극을 형성하는 단계;(5) 상기 전면에 제 2 절연막을 증착하여 데이타 라인 콘택 형성 영역의 제 2 절연막과 유전막을 식각하여 데이타 라인 콘택 홀을 형성하는 단계;(6) 상기 전면에 데이타 라인을 형성하기 위한 전도 물질을 증착하는 단계를 포함하여 제조되는 것을 특징으로 하는 콘택 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031674A KR100370120B1 (ko) | 1996-07-31 | 1996-07-31 | 콘택 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031674A KR100370120B1 (ko) | 1996-07-31 | 1996-07-31 | 콘택 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980011937A KR980011937A (ko) | 1998-04-30 |
| KR100370120B1 true KR100370120B1 (ko) | 2003-03-29 |
Family
ID=37416425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960031674A KR100370120B1 (ko) | 1996-07-31 | 1996-07-31 | 콘택 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100370120B1 (ko) |
-
1996
- 1996-07-31 KR KR1019960031674A patent/KR100370120B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980011937A (ko) | 1998-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100359780B1 (ko) | 반도체 소자의 제조방법 | |
| JP2780162B2 (ja) | 半導体デバイスの製造方法 | |
| JPH1092933A (ja) | 半導体装置の製造方法 | |
| KR100370120B1 (ko) | 콘택 형성 방법 | |
| KR100348298B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100381030B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100400763B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100313957B1 (ko) | 커패시터 제조방법 | |
| KR100414730B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100359763B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100340854B1 (ko) | 반도체소자의캐패시터형성을위한콘택홀형성방법 | |
| KR20020002682A (ko) | 반도체 소자의 제조방법 | |
| KR100348297B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100531551B1 (ko) | 반도체소자 및 그의 제조방법 | |
| KR930002291B1 (ko) | Dram 셀 제조방법 | |
| KR0151183B1 (ko) | 반도체 메모리장치의 제조방법 | |
| KR100338095B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR0151376B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100215862B1 (ko) | 반도체 소자의 캐패시터 구조 및 제조방법 | |
| KR950013900B1 (ko) | 디램셀의 캐패시터 저장전극 제조방법 | |
| KR100253339B1 (ko) | 캐패시터 제조방법 | |
| KR0156099B1 (ko) | 다이나믹 램 셀 및 그의 제조방법 | |
| KR950003912B1 (ko) | 고축적 용량을 갖는 캐패시터 콘택홀 제조방법 | |
| KR0179144B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0164152B1 (ko) | 반도체소자의 캐패시터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |