KR0151376B1 - 반도체 소자의 커패시터 제조방법 - Google Patents
반도체 소자의 커패시터 제조방법Info
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Abstract
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 단위 면적당 차지하는 커패시터의 용량을 보다 크게 함으로써 메모리 용량의 확대와 고집적화된 반도체를 제조하는 장점이 있다.
이와같은 본 발명은 필드영역과 액티브영역의 정의된 반도체 기판상에 게이트전극을 형성하고 게이트 양측 액티브영역과 소오스 및 드레인영역을 형성하여 셀트랜지스터층을 형성하는 공정과, 전면에 제1절연막을 형성하고 상기 드레인영역상에 비트라인 콘택홀을 형성하는 공정과, 상기 드레인영역에 연결되도록 비트라인을 형성하는 공정과, 전면에 제2절연막, 제3절연막, 제1다결정실리콘막, 제4절연막을 차례로 형성한 후 소오스영역상에 스토리지 노드 콘택홀을 형성하는 공정과, 전면에 제2다결정실리콘막, 제5절연막, 제3다결정실리콘막을 차례로 형성하는 공정과, 서로 이웃하는 두 개의 스토리지노드 콘택이 포함되도록 제1차 스토리지 노드를 정의하여 상기 제3다결정실리콘막과 제5절연막, 제2다결정실리콘막, 제4절연막, 제1다결정실리콘막을 선택적으로 제거하여 제1차스토리지노드를 형성하는 공정을 포함하여 이루어지는 반도체 소자의 커패시터 제조방법이다.
Description
제1도는 종래 기술에 의한 반도체 소자의 커패시터 제조방법을 도시한 공정순서도.
제2도는 제3도 A-A' 선상을 나타낸 본 발명에 의한 반도체 소자의 커패시터 제조방법을 도시한 공정순서도.
제3도는 본 발명의 반도체 소자의 커패시터 레이 아웃도(Lay Out).
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2a, 2b : 소오스영역
2c : 드레인영역 3 : 필드산화막
4 : 게이트 5 : 제1산화막
6 : 비트라인 콘택홀 7 : 질화막측벽
8 : 제1다결정실리콘막 9 : 실리사이드
10 : 제2산화막 11 : 질화막
18 : 제2다결정실리콘막 19 : 제3산화막
20 : 스토리지노드콘택홀 21 : 제3다결정실리콘막
22 : 제4산화막 23 : 제4다결정실리콘막
24 : 제5다결정실리콘막
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 커패시터(capacitor)의 형성시 단위면적당 차지하는 영역을 넓히는데 적당하도록 한 반도체 제조방법에 관한 것이다.
반도체 기술발전에 부응하여 여러 가지 제조방법이 다양하게 제시되고 있다.
이중 종래 사용했던 한가지 방법을 제1도를 참조하여 설명하면 다음과 같다.
제1도에 본 발명의 반도체 제조방법을 도시하였다.
먼저, 제1도 (a)와 같이 실리콘기판(1)위에 액티브영역과 필드영역을 구분하여 필드영역에 필드산화막(3)을 형성하고 액티브영역에 게이트 산화막을 형성한 다음 전면에 게이트용 폴리실리콘을 증착한다.
그리고 워드라인용 마스크(도시하지 않음)를 이용한 포토/에치공정으로 상기 게이트용 폴리실리콘과 게이트산화막을 선택적으로 제거하여 게이트(4)를 형성한다.
그리고, 상기 게이트를 마스크로 이용한 분순물 이온 주입공정으로 게이트 양측 기판에 소오스(2a, 2b) 및 드레인(2c)을 형성한다.
이어서 제1도 (b)와 같이 상기 결과물 전면에 제1산화막(5)을 형성하고 상기 드레인영역(2c)이 노출되도록 선택적으로 제거하여 비트라인 콘택홀을 형성한 후 전면에 질화막을 증착하고 에치-백(etch-back)하여 콘택(contact)홀(6)영역에 위치한 제1산화막(5)측면에 질화막 측벽(7)을 형성한다.
그리고 드레인영역과 연결되도록 전면에 제1다결정실리콘막(8)과 실리사이드(silicide)(9)를 차례로 증착한 후 비트라인(Bit/Line) 마스크를 패터닝(patterning)한다.
이어서 제1도 (c)와 같이 비트라인(Bit/Line)마스크를 이용한 식각 공정으로 상기 실리사이드(silicide)(9)와 제1다결정실리콘막(8)을 선택적으로 제거하여 비트라인(Bit/Line)을 형성한 후 전면에 제2산화막(10), 질화막(11), 제3산화막(12)을 차례로 증착한다.
이어서 제1도 (d)와 같이 스토리지노드 콘택용 마스크(도시하지 않음)를 이용한 식각공정으로 상기 소오스영역(2a, 2b)이 노출되도록 상기 제3산화막(12), 질화막(11), 제2산화막(10), 제1산화막(5)을 선택적으로 제거하여 스토리지노드 콘택홀(13)을 형성한다.
그리고 전면에 질화막을 증착하고 에치-백(etch-back)하여 상기 제1산화막(5), 제2산화막(10), 질화막(11), 제3산화막(12)의 측면에 질화막 측벽(14)을 형성한다.
이어서 제1도 (e)와 같이 상기 결과물 전면에 제2다결정실리콘막(15)과 제4산화막(16)을 차례로 증착한다.
이어서 제1도 (f)와 같이 스토리지노드용 마스크(도시하지 않음)를 이용한 식각공정으로 상기 제4산화막(16)과 제2다결정실리콘막(15)을 선택적으로 제거한후 전면에 제3다결정실리콘막(17)을 형성한다.
이어서 제1도 (g)와 같이 상기 제3다결정실리콘막(17)을 에치-백(etch-back)하고, 제4산화막(16)을 건식 식각하고, 제3산화막(12)을 습식식각으로 제거함으로써 스토리지노드(storage node)를 형성한다.
그리고, 통상적으로 스토리지노드(storage node)표면에 유전체막을 증착하고 플레이트노드(plate node)를 형성하여 커패시터(capacitor)를 완성한다.
그러나, 이와같은 종래의 반도체 소자의 제조방법은 단위 면적당 차지하는 커패시터(capacitor)의 용량이 적고 메모리용량 또한 작아서 고집적화된 반도체를 만들기엔 많은 문제점들이 야기되어 왔다.
본 발명은 상술한 문제점을 해결하기 위하여 안출한 것으로 단위면적당 차지하는 커패시터(capacitor)의 용량을 보다 크게 함으로써 메모리 용량이 확대된 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 필드영역과 액티브영역이 정의된 반도체 기판상에 게이트전극을 형성하고 게이트 양측 액티브영역에 소오스 및 드레인영역을 형성하여 셀트랜지스터층을 형성하는 공정, 전면에 제1절연막을 형성하고 상기 드레인영역상에 비트라인 콘택홀을 형성하는 공정과, 상기 드레인영역에 연결되도록 비트라인을 형성하는 공정과, 전면에 제2절연막, 제3절연막, 제1다결정실리콘막, 제4절연막을 차례로 형성한후 소오스영역상에 스토리지노드 콘택홀을 형성하는 공정과, 전면에 제2다결정실리콘막, 제5절연막, 제3다결정실리콘막을 차례로 형성하는 공정과, 서로 이웃하는 2개의 스토리지노드콘택이 포함되도록 제1차 스토리지 노드를 정의하여 상기 제3다결정실리콘막과 제5절연막, 제2다결정실리콘막, 제4절연막, 제1다결정실리콘막을 선택적으로 제거하여 제1차 스토리지 노드를 형성하는 공정과, 전면에 제4다결정실리콘막을 형성하고 에치-백하여 제1, 제2, 제3다결정실리콘막이 연결되도록 제4다결정실리콘 측벽을 형성하여 제2차 스토리지노드를 형성하는 공정과, 2개의 스토리지노드 콘택을 중심으로 상기 제2차 스토리지 노드의 가운데 부분을 제2절연막이 들어나도록 절개하고 노출된 제3절연막과 제4절연막을 제거하여 최종 스토리지 노드를 완성하는 공정과, 상기 스토리지노드의 표면에 유전체막과 플레이트전극을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제3도는 본 발명의 반도체 소자의 커패시터 레이 아웃도이고, 제2도는 제3도의 A-A'선상을 나타낸 본 발명의 반도체 소자의 커패시터 제조방법을 도시한 공정 순서도이다.
먼저, 제2도 (a)와 같이 실리콘기판(1)위에 액티브영역과 필드영역을 구분하여 필드영역에 필드산화막(3)을 형성하고 제3도에 도시된 () 형상에 액티브영역에 게이트 산화막을 형성한 다음 전면에 게이트용 폴리실리콘을 증착한다.
그리고 워드라인용 마스크(도시하지 않음)를 이용한 포토/에치 공정으로 상기 게이트용 폴리실리콘과 게이트 산화막을 선택적으로 제거하여 게이트(4)를 형성한다.
그리고, 상기 게이트를 마스크로 이용한 불순물 이온 주입공정으로 게이트 양측 액티브영역의 기판에 소오스(2a, 2b) 및 드레인(2c)을 형성한다.
이어서 제2도 (b)와 같이 상기 결과물 전면에 제1산화막(5)을 형성하고, 상기 드레인영역이 노출되도록 제1산화막(5)을 선택적으로 제거하여 비트라인 콘택홀(6)을 형성한후 전면에 질화막을 증착하고 에치-백(etch-back)하여 비트라인 콘택(contact)홀(6)영역의 측면에 질화막측벽(7)을 형성한다.
그리고 드레인영역과 연결되도록 전면에 제1다결정실리콘막(8)과 실리사이드(silicide)(9)를 차례로 증착한후 감광막을 증착하고 노광 및 현상하여 비트라인(Bit/Line) 마스크를 패터닝(patterning)한다.
이어서 제2도 (c)와 같이 비트라인(Bit/Line) 마스크를 이용한 식각공정으로 상기 실리사이드(silicide)(9)와 제1다결정실리콘막(8)을 선택적으로 제거하여 비트라인(Bit/Line)을 형성한후 전면에 제2산화막(10), 질화막(11), 제2다결정실리콘막(18), 제3산화막(19)을 차례로 증착한다.
이어서 제2도 (d)와 같이 스토리지노드 콘택용 마스크(도시하지 않음)를 이용한 식각 공정으로 상기 소오스영역(2a, 2b)이 노출되도록 상기 제1산화막(5), 제2산화막(10), 질화막(11), 제2다결정실리콘막(18), 제3산화막(19)을 선택적으로 제거하여 스토리지 노드 콘택홀(20)을 형성한다.
이어서 제2도 (e)와 같이 상기 결과물 전면에 제3다결정실리콘막(21)을 형성하고, 제4산화막(22), 제4다결정실리콘막(23)을 차례로 증착한다.
이때, 제4다결정실리콘막(23)을 제3다결정실리콘막(21)과 다음공정에서 형성될 제5다결정실리콘막(24)보다는 더 두껍게 증착한다.
이어서 제2도 (f)와 같이 커패시터가 형성될 부위에 제1스토리지노드 마스크를 이용한 식각 공정으로 상기 제4다결정실리콘막(23), 제4산화막(22), 제3다결정실리콘막(21), 제3산화막(19), 제2다결정실리콘막(18)을 선택적으로 제거한다.
여기서, 제1스토리지노드 마스크는 제3도에 도시한 바와 같이 엑티브영역이 서로 다른 서로 이웃하는 두 개의 스토리지노드 콘택을 포함하도록 한 것이다.
그리고, 전면에 제5다결정실리콘막(24)을 형성한 다음 제2도 (g)와 같이 제5다결정실리콘(24)을 에치-백(etch-back)하여 제1스토리지노드 마스크에 의해 패터닝된 결과물 측벽에만 제5다결정실리콘(24)이 남도록 한다.
그리고, 제3도에서 도시한 바와같이 제1스토리지노드 마스크에 의해 서로 다른 액티브영역의 스토리지노드 콘택을 포함하도록 패터닝되어 있고, 제5다결정실리콘막(24) 및 제4다결정실리콘막(23)에 의해 제3, 제4산화막(19, 22)이 노출되지 않았으므로 제2스토리지노드 마스크를 이용하여 각각의 스토리지노드 콘택을 중심으로 질화막(11)이 노출되도록 가운데 부분의 제2, 제3, 제4, 제5다결정실리콘막(18, 21, 23, 24)과 제3, 제4산화막(19, 22)을 절개한다.
이와같이 절개하여 노출된 제3, 제4산화막(19, 22)을 습식 식각으로 모두 제거하므로써, 제2, 제3, 제4, 제5다결정실리콘막(18, 21, 23, 24)으로 된 스토리지노드를 형성한다.
그리고 도면에는 도시되지 않았지만 통상적인 방법으로 스토리지노드 표면에 유전체막과 플레이트전극용 다결정실리콘막을 형성하여 커패시터를 완성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 제조공정에 있어서는 단위면적당 커패시터(capacitor)의 용량을 넓힘으로서 메모리 용량의 확대와 고집적화된 반도체를 제조할 수 있는 효과가 있다.
Claims (3)
- 제1 절연막, 제1 다결정실리콘막과 제2 절연막을 순차적으로 증착하는 공정과,스토리지 노드 콘택홀을 형성하는 공정과, 제2 다결정실리콘막, 제 3 절연막과 제 3 다결정실리콘막을 증착하는 공정과, 상기 제 3 다결정실리콘막과 상기 제 3 절연막과 상기 제 2 다결정실리콘막과 상기 제 2 절연막과 상기 제 1 다결정실리콘막을 선택적으로 제거하는 공정과, 전면에 제 4 다결정실리콘막을 증착한 후 에치백하여 스토리지 노드 측벽을 형성하는 공정과, 상기 제 3 절연막과 상기 제 2 절연막을 제거하는 공정과, 유전막 및 플레이트 노드용 제 5 다결정실리콘막을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제 1 절연막은 질화막, 상기 제 2, 제 3 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 커패시터의 제조방법.
- 제1항에 있어서, 상기 제 3 다결정실리콘막은 상기 제 2 다결정실리콘막 및 제 5 다결정실리콘막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조방법.
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