KR940007388B1 - 반도체 메모리 소자의 제조방법 - Google Patents
반도체 메모리 소자의 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도 a-f는 본 발명의 1실시예에 따른 반도체 메모리 소자의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드산화막
3 : 게이트 4 : 소오스 및 드레인영역
5 : 폴리실리콘막 6 : 실리사이드
7 : 질화막 8, 11, 13 : 산화막
10, 12, 14 : 스토리지 노드 폴리실리콘막
15 : 폴리실리콘 측벽 16 : 유전체막
17 : 플레이트 노드 폴리실리콘막
본 발명은 반도체 장치에 관한 것으로, 특히 고용량의 커패시턴스를 갖도록 한 반도체 메모리 소자의 제조방법에 관한 것이다.
현재, 반도체 소자의 고집적화 추세에 따라 커패시터의 유효면적이 축소되어 원하는 용량의 커패시턴스를 얻기가 힘들게 되었다.
이에 따라 제한된 유효면적 내에서 커패시터의 용량을 증가시킬 수 있는 연구가 활발히 진행중에 있다.
본 발명은 이와같은 연구의 하나로 본 발명의 목적은 핀 구조의 형상의 커패시터를 형성하여 고용량의 커패시턴스를 얻을 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
이하 본 발명을 첨부 도면에 의하여 상세히 설명한다.
제 1 도 a-f는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조공정도이다.
제 1 도 a는 일반적인 트랜지스터를 형성하는 공정을 도시한 것이다.
먼저, 반도체 기판(1)의 소정부분에 필드산화공정을 수행하여 소자격리를 위한 필드산화막(2)을 형성한후, 게이트 산화막(3'), 게이트(3) 및 캡산화막(3''), 게이트 측벽(3''')을 형성한다.
게이트(3)를 마스크로 기판과 반대도전형을 갖는 불순물을 이온주입하여 소오스 및 드레인 영역(4)을 차례로 형성한다.
제 1 도 b는 비트라인 형성공정을 도시한 것이다.
기판전면에 폴리실리콘막(5), 실리사이드(6), 질화막(7), 산화막(8)을 차례로 도포하고, 비트라인 영역만 제한해서 이들 층이 남도록 식각한다.
폴리실리콘막(5)으로 된 비트라인의 측면에 질화막으로 되는 측벽(9)을 형성한다.
제 1 도 c 내지 e는 스토리지 노드 형성공정을 도시한 것이다.
전면에 1차 스토리지 노드폴리실리콘막(10), 산화막(11), 2차 스토리지노드 폴리실리콘막(12), 산화막(13), 3차 스토리지 노드폴리실리콘막(14)을 차례로 도포한다(제 1 도 c).
포토레지스트(도시하지 않음)를 이용한 사진식각공정을 수행하여 커패시터 영역으로 제한해서 스토리지 노드 폴리실리콘막(10, 12, 14)과 산화막(11, 13)을 남기고, 그의 측면에 폴리실리콘으로 된 측벽(15)을 형성한다(제 1 도 d).
그후 배리드 콘택영역에 해당하는 부분의 스토리지 노드폴리실리콘막(12, 14)과 산화막(11, 13)을 건식 식각으로 제거하고, 계속해서 남아 있는 스토리지 노드 폴리실리콘막(10, 12), (12, 14) 사이의 산화막(11, 13)을 습식 식각으로 제거한다(제 1 도 e).
이로써 핀형상의 스토리지노드가 형성된다.
제 1 도 f는 유전체막과 플레이트 노드 형성공정을 도시한 것이다.
기판전면에 걸쳐 유전체막(16)과, 플레이트 노드 폴리실리콘막(17)을 차례로 도포하면 본 발명에 따라 실린더 구조와 핀구조가 결합된 형상의 고용량의 커패시터를 갖는 반도체 메모리 소자를 얻을 수 있다.
이상 설명한 바와같이, 본 발명에 따르면 커패시터의 용량을 증가시킬 수 있으므로 반도체 장치의 집적도 향상에 기여할 수 있으며, 더욱이 고용량의 커패시터의 제조시 대두되는 단차의 급격함을 줄일 수 있는 이점이 있다.
Claims (1)
- 반도체 기판(1) 상의 소정부분에 게이트(3), 소오스 및 드레인영역(4), 비트라인(6)을 차례로 형성한 후 전면에 스토리지 노드 폴리실리콘막과 산화막(10, 11) (12, 13)을 교대로 다수회 도포하고, 최상층에는 스토리지 노드 폴리실리콘막(14)을 도포하는 공정과, 커패시터 영역으로 제한해서 상기 스토리지 노드 폴리실리콘막(10, 12, 14)과 상기 산화막(10, 11)이 남도록 식각하고 그 측면에 폴리실리콘으로 된 측벽(15)을 형성하는 공정과, 배리드 콘택영역의 범위를 제한해서 상기 배리드 콘택상의 첫번째 스토리지 노드 폴리실리콘막(10)을 제외한 나머지 스토리지 노드 폴리실리콘막(12, 14)과 상기 산화막(11, 13)을 식각하여 제거하는 공정과, 남아 있는 상기 스토리지 노드폴리실리콘막(10, 12, 14) 사이의 상기 산화막(11, 13)을 제거하는 공정과, 기판전면에 유전체막(16), 플레이트 노드 폴리실리콘막(17)을 형성하는 공정으로 이루어진 반도체 메모리 소자의 제조방법.
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1991
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| KR930001458A (ko) | 1993-01-16 |
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