KR960005574B1 - 디램에서의 셀 캐패시터 제조방법 - Google Patents

Abstract

내용 없음.

Description

디램에서의 셀 캐패시터 제조방법

제 1 도는 종래의 기술에 따른 디램에서의 셀 캐패시터의 제조공정도.

제 2 도는 본 발명에 따른 디램에서의 셀 캐패시터 제조공정도.

제 3 도는 본 발명의 또다른 실시예에 따른 디램에서의 셀 캐패시터 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

24 : 접합부 25a, 25b, 25c : 실리콘 산화막

27 : 실리콘 질화막 29 : 기둥 다결정 실리콘층

31 : 셀 캐패시터지역

본 발명은 반도체 디램의 셀 캐패시터 제조방법에 관한 것으로서, 특히 노드마스크업이 셀 캐패시터의 제조를 가능하게하는 반도체 기억장치제조방법에 관한 것이다.

일반적으로 디램 반도체 기억장치의 하나의 트랜지스터와 하나의 캐패시터로 구성된 셀이 복수개로 구성되어 있다. 여기서 캐패시터의 제조 공정은 매우 복잡하며, 64메가 비트 이상의 기억 용량을 갖기 위해서는 제조 정밀도도 상당히 요구되고 있다.

제 1 도는 종래의 기술에 따른 반도체 디램의 제조 공정도를 도시하고 있다. 이 도면을 참조하여 종래의 기술을 간략히 설명한다.

먼저 제 1(a) 도와 같이, 반도체 실리콘 기판(1)상에 액티브 영역을 설정하기 위해 필드 실리콘 산화막(2)을 형성한다.

그리고 이 산화막(2)으로 둘로싸인 액티브 영역내에 게이트 다결정 실리콘층(3)을 형성하고, 기판(1)에 소정 형태의 이온을 주입하여 실리콘 기판(1)과의 접합부(4)를 형성한다. 그리고 실리콘 산화막(5a)을 게이트 다결정 실리콘층(3)상에 증착하고 표면을 고르게하는 평탄화 작업을 실시한 후, 이 산화막(5a)에 포토리소그래피방법과 건식식각 방법을 이용하여 홈을 파내 비트라인 콘택홀(6a)은 만들고 여기에 비트라인 다결정 실리콘층(6b)은 형성된다. 다음에는 이 층(6b)위에 실리콘 산화막(5b)을 증착하여 평탄화를 실시한후 표면에 실리콘 질화막(7)을 형성한다. 다음에 노드 콘택 부분을 만들기 위하여 감광막(10a)을 질화막(7)위에 도포하고 노드콘택(8)을 정의한다.

그리고 제1(b)도와 같이 상기 감광막(10a)을 이용하여 건식식각 방법을 써서 노드 콘택영역(8)을 증착하고, 평탄화 작업을 실시한 후 그 위에 실리콘 산화막(5C)을 증착한다. 그리고 기둥 다결정 실리콘을 형성하기 위하여 감광막(10b)은 증착하고 기둥다결정실리콘 영역을 정의한다.

그 후 제1(c)도와 같이 건식식각을 이용하여 포토레지스터(10b)를 마스크로하여 실리콘 산화막(5c)을 식각한 후 이 부분(5c)의 전 표면에 기둥 다결정 실리콘층(9)을 형성한다.

이 실리콘층(9)은 기둥부분만을 남기고 상부는 건식 식각을 통하여 제거한 후, 다시 습식식각을 통하여 실리콘 산화막 부분(5C)를 제거한다. (라)도는 이러한 공정이 완료된 상태를 도시한 것이다. 제1(d)도에서 점선으로 표시한 도면번호(11)은 셀 캐패시터 지역을 도시한 것이다.

이상에서 설명한 바와같이, 종래의 기술에서는 셀 캐패시터를 형성하기 위하여 노드 콘택 지역과 노드지역을 형성하는데 노드 콘택마스크와 노드 마스크의 두개의 마스크가 필요하며, 따라서 두번의 포토리소그래피 공정과 건식식각 공정을 행하여야 하기 때문에 공정이 복잡하고 생산성 효율도 저하되는 단점이 있다. 또한 64메가 이상의 고집적도를 갖는 디램의 제조공정에서는 마스크 정렬 허용도가 최대 0.1 미크론 밖에 되지 않기 때문에 이를 만족시키기가 매우 곤란하였다.

본 발명의 목적은 종래의 이와같은 문제점을 해결하기 위한 것으로서, 디램 제조시 노드 마스크를 사용하지 않고 노드 콘택 마스크만을 가지고 셀 캐패시터를 제조하려는 것이다.

이하에서는 첨부도면 참조한 실시예를 통하여 본 발명의 내용을 상술한다.

제 2 도는 본 발명에 따른 디램에서의 셀 캐패시터 제조 공정을 도시하고 있다.

먼저, 제 2(a) 도와 같이, 반도체 실리콘 기판(21)상에 액티브 영역을 설정하기 위하여 필드 실리콘 산화막(22)을 형성한다.

그리고 이 산화막(22)으로 둘러싸인 액티브 영역내에 다결정 실리콘으로된 게이트(23)을 형성하고, 기판(21)에 소오스/드레인 영역 형성을 위한 이온을 주입하여, 실리콘 기판(21)과의 접합부(24)를 형성한다. 그리고 제 1 실리콘 산화막(25a)을 게이트 다결정 실리콘층(23)상에 증착하고 표면을 고르게하는 평탄화작업을 실시한 후, 이 산화막(25a)에 포토리소그래피 방법과 건식식각 방법을 이용하여 홈을 파내 비트라인 콘택홀(26a)을 만들고 여기에 비트라인 다결정실리콘층(26b)을 형성한다.

다음에는 이 다결정실리콘층(26b)위에 제 2 실리콘 산화막(25b)을 증착하여 평탄화를 실시한 후, 표면에 실리콘 질화막(27)을 형성한다. 이 실리콘질화막은 폴리 실리콘 식각시 식각정지층으로, 또 산화막식각시 산화막보호용으로 사용된다.

그 후 실리콘 질화막(27)상에 차례로 노드 다결정 실리콘층(28c), 제 3 실리콘 산화막(5c)을 형성한다. 그리고 포토레지스터(10)를 이용하여 노드 콘택을 정의한다.

그 후, 제 2(b) 도와 같이, 포토레지스트(10)를 마스크로 하여 제 3 실리콘 산화막(25c)의 표면에서 접합부(24)까지 건식식각 공정을 이용하여 노드 콘택홀(28b)을 형성한 후, 이 홀에 노드 다결정 실리콘층(28)을 증착하고 실리콘층(28)옆에 산화막 사이드월(25d)를 형성한다.

이어서 제 2(c) 도와 같이 상기 산화막(25d)과 실리콘층(28)의 외부표면에 다결정 실리콘층(29)를 증착한 후, 제2(d)도와 같이 이 층(29)에 대해 상부면과 하부면을 건식식각으로 제거하여 기둥 형태만 남기고 산화막을 습식으로 제거하여 각 셀의 캐패시터 노드를 형성한다.

제 2(d) 도는 이러한 공정을 완료한 후의 상태를 도시하고 있다. (라)도에서 점선으로 표시한 부분(31)이 셀 캐패시터로 사용될 지역이다.

또다른 실시예로서, 제 2(c) 도에서, 다결정 실리콘층(29)을 건식식각을 행하여 에치백함으로서 다결정 실리콘(29)을 사이드월(측벽형태)로 만들고, 실리콘 산화막(25d)을 습식식각으로 제거하기 전에 다시한번 실리콘 산화막을 측벽 형태로 형성하고, 기둥폴리실리콘측벽(29-1)을 다시한번 형성한 후 에치백하고, 습식식각을 행하여 실리콘 산화막(25d)을 제거하면 제 3 도와 같이 되어서 캐패시터의 면적을 크게 증가시킬 수 있다.

이상 설명한 바와같이 본 발명에 따른 반도체 디램에서의 셀 캐패시터의 제조방법은 도드 마스크없이 노드콘택 마스크만으로 64메가급 이상의 디램 제조에 사용하여 셀 캐패시터의 확보가 가능하며, 기존의 노드마스크와 노드 콘택 마스크 사이의 엄격한 정렬이 필요하지 않는 관계로 자기정렬 방식으로 노드를 형성할 수 있기 때문에 제조공정이 단순하고 쉬워지는 장점이 있다.

Claims (2)

1. 반도체 디램에서의 셀 캐패시터 제조방법에 있어서, (1) 반도체 기판상에 액티브 영역을 설정하기 위하여 필드산화막을 형성한 후, 상기 액티브 영역내에 게이트전극(23), 소오스/드레인 영역(24)을 형성하고, 제 1 실리콘 산화막(25a)을 데포지션한 후, 비트라인 다결정 실리콘층을 형성하고 차례로 제 2 실리콘 산화막(25b), 실리콘 질화막(27), 노드 다결정 실리콘(28c) 및 제 3 실리콘 산화막(25c)을 형성하는 단계와, (2) 상기 제 3 실리콘 산화막(25c)의 표면에서 소오스/드레인 접합부(24)까지 콘택홀을 열고, 노드 다결정 실리콘층(28)을 증착하고, 상기 노드 다결정 실리콘층(28)의 측벽에 산화막 사이드월(25d)을 형성하는 단계와, (3) 상기 산화막 사이드월(25d)과 노드 다결정 실리콘층(28)위에 기둥다결정 실리콘층(29)을 증착한 후에 상기 노드 다결정 실리콘층(28) 및 산화막(25d)의 상부면의 기둥다결정실리콘층(29)과 하부면에 형성된 실리콘(29, 28c)을 제거하여 캐패시터 노드 전극을 형성하는 단게르 포함한 것을 특징으로 하는 디램에서의 셀 캐패시터 제조방법.
2. 제 1 항에 있어서, 제 (3)단계에서 상부면의 기둥 다결정 실리콘층(29)을 제거한 후, 다시 산화막 사이드월을 형성한 후, 한번 더 다결정실리콘층(29-1)을 데포지션한 후, 다결정실리콘층(29-1, 28c)을 에치백으로 제거하여 노드전극을 형성하는 것을 특징인 디램에서의 셀 캐패시터 제조방법.