KR100226754B1 - 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 커패시터에 관한 것으로, 특히 고집적 반도체 소자에 적합한 대용량 커패시터를 제조하는데 적당하도록 한 커패시터의 제조방법에 관한 것이다.
이와같은 본 발명의 커패시터의 제조방법은 기판 전면에 제 1 절연막을 헝성하는 공정과; 상기 제 1 절연막상에 제 1 도전층을 형성하는 공정과; 상기 제 1 도전층에 제 2 절연막과 HSG를 마스크로 하여 상기 제 1 도전층을 소정깊이로 식각하는 공정과; 상기 HSG 를 제거한 후, 상기 제 1, 제 2 절연막을 제거하여 커패시터의 스토리지 노드를 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 커패시터에 관한 것으로, 특히 고집적 반도체 소자에 적합한 대용량 커패시터를 제조하는데 적당하도록 한 커패시터의 제조방법에 관한 것이다.
일반적으로 디램(DRAM)은 MOS 기술을 이용하어 만들어지며 대용량, 저전력 그리고 보통정도의 동작속도를 갖는 메모리 소자이다.
플립플롭에 정보가 저장되어 있는 SRAM과는 달리 디램은 작은 MOS 용량에 1과 0으로 충전되며, 일정기간이 지난후에 기억내용이 방전되므로 메모리 셀을 재충전 하여야 한다.
이것을 디램의 리프레쉬 동작이라고 하며, 각각의 메모리 셀은 적어도 2에서 10nS간격으로 리프레쉬 되어야 한다. 그렇지 않으면 데이타는 소실된다.
또한 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변하지 않고 있다.
따라서 커패시터의 축전용량을 높이기 위해 전극의 단면적을 증가 시켜야하고 그 중에서도 고진공 열처리를 이용한 HSG (Hemisphericsl-ground) 실리콘을 전극에 형성하는 방법이 연구되어 있다.
이하, 첨부된 도면을 참조하여 종래의 커패시터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래의 커패시터 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(1)상의 선택영역에 필드 산화막(2)을 형성하여 활성영역을 정의한 후 활성영역상에 복수개의 게이트 전극(3)을 형성한다.
이때, 상기 게이트 전극(3) 하부에 게이트 절연막이 형성되어 있다.
그리고 상기 게이트 전극(3)을 마스크로 이용하여 기판(1)내에 드레인/소오스 불순물 영역을 형성한다.
이어, 도 1b에 도시한 바와 같이 상기 게이트 전극(3)을 포함한 기판(1) 전면에 제 1 절연층(4)을 형성하고, 소오스 영역 상측의 상기 제 1 절연막(4)을 선택적으로 제거한 후, 제 1 폴리 실리콘층(5)을 형성하고 패터닝 한다. 이때, 제 1 폴리 실리콘층(5) 비트라인이다.
이어서, 도 1c에 도시한 바와 같이 제 1 절연막(4)을 포함한 제 1 폴리 실리콘층(5)상에 제 2 절연막(6)을 형성하여 평탄화 한다.
이어, 도 1d에 도시한 바와 같이 포토리소그래피(photolithography) 공정을 이용하여 드레인 영역상의 기판(1)이 노출되도록 제 1, 제 2 절연막(4) (6)을 일정폭으로 제거하여 콘택홀을 형성한다.
이어서, 도 1e에 도시한 바와 같이 콘택홀(7)을 포함한 기판(1) 전면에 제 2 폴리 실리콘층(8)을 형성하고 평탄화 한 후, 상기 제 2폴리 실리콘층(8)상에 제 3절연막(9)을형성한다. 이때, 제 3 절연막(9)은 산화막이다.
이어, 도 1f에 도시한 바와 같이 상기 제 3 절연막(9)을 포함한 전면에 포토레지스트(photoregist) 을 증착하고 패터닝 한후, 건식식각(Dry-etch) 공정을 이용하여 제 2 폴리 실리콘층(8)과 제 3 절연막(9)을 일정폭으로 패터닝 한다.
이어서,도 1g에 도시한 바와 같이 상기 포토레지스트를 제거하고, 제 2 절연막(6)을 포함한 제 3 절연막(9)상에 제 3폴리 실리콘층(10)을 형성한다. 이어, 도 1h에 도시한 바와 같이 에치백 공정을 이용하여 제 2 폴리 실리콘층(8)과 제 3 절연층(9) 측면에만 제 3 폴리 실리콘 측벽(10a)을 형성한다. 그리고 습식식각(Wet etch) 공정을 이용하여 제 3 절연막(9)을 제거하여 커터패시터의 하부전극을 형성한다.
상기 와 같은 종래의 커패시터의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
커패시터의 크기가 감소하고 고집화 될수록 축전용량을 높이기 위해 전극의 단면적을 증가시켜야 하므로 전극의 높이를 이용하여 축전용량을 높이고 있으나 이로인해 단차가 발생하고 그 후 평탄화 및 배선공정에 어려움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 키패시터 하부전극에 HSG(Hemispherical Grain Silicon) 을 증착하여 정적면적을 증가시킨 노드을 형성하므로 축전용량을 높이는데 그 목적이 있다.
도 1a 내지 도 1h는 종래의 커패시터의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2i는 본 발명의 커패시터의 제조방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호 설명
20 : 기판 21 : 필드 산화막
22 : 게이트 저극 23 : 제 1 절연층
24 : 제 1 폴리 실리콘층 25 : 제 2 절연층
26 : 제 3 절연층 27 : 제 4 절연층
28 : 콘택홀 29 : 제 5 절연층 측벽
30 : 제 2 폴리 실리콘층 31 : 제 6 절연층
32 : HSG
본 발명의 커패시터의 제조방법은 기판상의 소정영역에 게이트 전극을 형성하고, 상기 게이트 전극 양측의 소오스/드레인 영역을 헝성하는 공정과; 상기 게이트 전극을 포함한 기판 전면에 제 1 절연층을 형성한 후, 상기 소오스 영역의 기판이 노출되도록 제 1 콘택홀을 형성하는 공정과; 상기 제 1 콘택홀을 포함한 전면에 제 1 폴리 실리콘층을 형성한 후 패터닝 하여 비트라인을 형성하는 공정과; 상기 비트라인을 포함한 전면에 제 2, 제 3, 제 4 절연층을 차례로 형성한 후 상기 드레인 영역이 노출되도록 선택적으로 제거하여 제 2 콘텍홀을 형성하는 공정과; 상기 제 2 콘택홀을 포함한 전면에 제 2 폴리 실리콘층을 형성하고 제 5 절연층을 형성한 후 패터닝 하는 공정과; 상기 제 2 폴리 실리콘층을 포함한 제 5 절연층 비정질 실리콘층을 증착한 후 고온 열처리하여 HSG을 형성하는 공정과; 상기 HSG을 마스크로 하여 제 5 절연층을 패터닝 한 후 선택적으로 식각하고, 염소가스를 베이스로하여 제 2 폴리 실리콘층을 식각하는 공정과; 상기 제 4, 제 5 절연층을 습식식각을 이용하여 제거하는 공정을 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 커패시터의 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2i는 본 발명의 커패시터의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이 반요체 기판(20)상의 선택영역에 필드 산화막921)을 형성하여 활성영역을 정의한 후 활성영역에 복수개의 게이트 전극(22)을 형성한다. 이때 게이트 전극(22)을 마스크로 하여 기판(20)내에 드레인/소오스 불순믈 영역을 형성한다.
이어, 도 2b에 도시한 바와 같이 게이트 전극(22)을 포함한 전면에 제 1 절연층(23)을 형성하고 소오스 영역 상측의 상기 제 1 절연층(23)을 선택적으로 제거한 후, 제 1 폴리 실리콘층(24)을 형성하고 소오스 영역 상측에만 남도록 패터닝한다. 이때, 제 1 폴리 실리콘층(24)은 비트라인이다.
이어서, 도 2c에 도시한 바와 같이 제 1 절연층(23)을 포함한 제 1 폴리 실리콘층(24)상에 제 2 절연층(25)을 형성하고 평탄화 한 후, 상기 제 2 절연층(25)상에 제 3, 제 4 절연층(26) (27) 을 차례로 형성한다. 이때, 제 3 절연층(26)은 질화막이고, 제 2, 제 4 절연층(25) (27)은 산화막을 사용하며, 상기 질화막의 두께는 200~1000Å이다.
이어, 도 2d에 도시한 바와 같이 포토리소그래피 공정을 이용하여 드레인 영역 상측의 기판(20)이 노출되도록 제 1, 제 2, 제 3, 제 4 절연층(23) (25) (26) (27)을 일정폭으로 제거하여 콘택홀(28)을 포함한 상기 제 4 절연층(27)상에 제 5 절연층을 증착한 후, 상기 제 5 절연층을 상기 콘택홀(28)내의 측면에만 남도록 에치백하여 제 5 절연층 측벽(29)한다. 이때, 제 5 절연층(29)은 질화막을 사용한다.
이어서, 도 2e에 도시한 바와 같이 콘택홀(28)을 포함한 가판(20) 전면에 제 2 폴리 실리콘층(30)을 형성하고 평탄화 한 후, 상기 제 2 폴리 실리콘층(30)상에 제 6 절연층(31)을 형성한다. 이때, 제 6 절연층(31)은 상기 제 5 절연층(29)보다 얇은 산화막을 사용하고, 제 2 폴리 실리콘층(30)의 두께는 2000~4000Å이다.
이어, 도 2f에 도시한 바와 같이 제 6 절연층(31)을 포함한 전면에 감광막(도면에 도시하지 않았음)를 증착하고 패터닝 한 후, 상기 제 2 폴리 실리콘층(30)과 제 6 절연층((31)을 건식식각을 이용하여 일정폭으로 패터닝한다.
이어서, 도 2g에 도시한 바와 같이 상기 감광막을 제거하고 상기 제 6 절연층(31)상에 비정질 시리콘을 증착한 후 고온에서 열처리하여 HSG(32)를 선택적으로 형성한다. 이때, 열처리시 온도는 400~1000℃이다.
이어, 도 2h에 도시한 바와 같이 상기 HSG(32)를 마스크로 하여 제 6 절연층(31)을 식각한다.
이어서, 도 2i에 도시한 바와 같이, 제 6 절연층(31)을 마스크로하여 염소 가스(Cl2) 또는 HBr를 사용하여 상기 제 2 폴리 실리콘층(30)을 선택적으로 식각한다.
이때, HSG(32)도 식각되어 제거되고, 제 6 절연층(31)과 제 2 폴리 시리콘층(30)의 선택비는 10:1 이상을 유지한다.
그리고 습식식각을 이용하여 남아있는 제 4, 제 6 절연층(27) (31)을 제거하여 커패시터의 스토리지 노드를 형성한다. 이때 제 4, 제 6 절연층(27) (31)의 균일성을 3% 이하로 유지하고, 질화막과의 선택비는 20:1 이상을 유지한다.
이상에서 설명한 바와 같이 본 발명의 커패시터의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 제한된 높이에서 최대의 정전면적을 확보함으로써 축적용량의 증가 및 단차를 줄일 수 있어 이후 평탄화 및 배선공정에 유리하다.
둘째, 산화막을 습식식각 하므로 질화막과 제 2 폴리 실리콘층이 비어있어 후 공정에서 형성될 금속배선 콘택홀의 종횡비를 낮출 수 있다.
Claims (4)
- 게이트 전극 및 소오스/드레인을 갖는 셀 트렌지스터들과 그들의 일측 소오스/드레인에 콘택되는 비트라인 및 층간 절연층을 포함하는 기판 전면에 제 1 절연막을 형성하는 공정과;상기 제 1 절연막을 선택적으로 제거한 후 비트라인과 콘택되지 않은 타측 소오스/드레인에 콘택되는 제 1 도전층을 형성하는 공정과;상기 제 1 도전층상에 제 2 절연막과 HSG를 형성하는 공정과; 상기 HSG를 마스크로 이용하여 제 2 절연막을 식각하고 이를 마스크로 제 1 도전층을 소정 깊이로 식각함과 동시에 HSG층을 제거하는 공정과; 상기 층간 절연층과의 식각 선택비를 1:20 이상으로 유지한 상태의 습식 식각 공정으로 비트라인 상측을 포함하는 전체 영역의 상기 제 1 ,제 2 절연막을 제거하여 커패시터의 스토리지 노드를 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 커패시터의 제조 방법.
- 제1항에 있어서, 제 1,2 절연막은 산화막인 것을 특징으로 하는 커패시터의 제조 방법.
- 제1항에 있어서, 제 1 도전층의 두께는 2000~4000Å이고, 제 2 절연층의 두께는 300~1500Å임을 특징으로 하는 커패시터의 제조 방법.
- 제1항에 있어서, HSG의 두께는 200~1000Å이고, 열처리시 온도는 400~1000Å인 것을 특징으로 하는 커패시터의 제조 방법.
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Patent Citations (2)
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