KR100232208B1 - 반도체 소자의 커패시터 제조방법 - Google Patents
반도체 소자의 커패시터 제조방법 Download PDFInfo
- Publication number
- KR100232208B1 KR100232208B1 KR1019970020738A KR19970020738A KR100232208B1 KR 100232208 B1 KR100232208 B1 KR 100232208B1 KR 1019970020738 A KR1019970020738 A KR 1019970020738A KR 19970020738 A KR19970020738 A KR 19970020738A KR 100232208 B1 KR100232208 B1 KR 100232208B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- layer
- polysilicon layer
- polysilicon
- insulating
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 53
- 229920005591 polysilicon Polymers 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 11
- 150000004767 nitrides Chemical group 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000001039 wet etching Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 대용량 커패시터를 제조하는데 적당하도록 한 반도체 소자의 커패시터 제조방법에 관한 것으로 제 1 도전형 반도체 기판을 준비하는 단계, 상기 반도체 기판에 소오스/드레인 불순물 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 단계, 상기 반도체 기판 전면에 제 1, 제 2, 제 3 절연층을 차례로 형성하고, 상기 제 3 절연층상에 제 1 폴리 실리콘층과 제 4 절연층을 차례로 형성하는 단계, 상기 소오스 불순물 영역이 노출되도록 상기 제 1, 제 2, 제 3, 제 4 절연층 및 제 1 폴리 실리콘층을 선택적으로 제거하여 콘택홀을 형성하는 단계, 전면에 제 2 폴리 실리콘층, 평탄하용 절연막을 차례로 증착하고 상기 콘택홀 내부 및 콘택홀 주변에만 남도록 패터닝하는 단계, 상기 제 3 폴리 실리콘층 측벽을 마스크로 하여 제 4 절연층 및 제 2 폴리 실리콘층을 선택적으로 제거하는 단계, 상기 평탄화용 절연막 및 제 4 절연층을 모두 제거하는 단계, 상기 패터닝된 제 1, 제 2, 제 3 폴리 실리콘층 표면에 HSG을 형성하는 단계, 상기 제 3 절연층을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 대용량 커패시터를 제조하는데 적당하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 고집적화가 진행되어 감에 따라 대용량의 커패시터가 요구되게 되었고, 이에 따라 커패시터 유효면적을 증대 시키거나 커패시터의 유전체막의 두께를 얇게 하거나 유전상수가 높은 유전체막을 개발하는 등 여러 각도에서 많은 연구가 진행되어 왔다.
커패시터의 유효면적을 증대시키기 위한 노력은 3차원 구조의 커패시터를 제안 하기에 이르렀는데, 이러한 3차원 구조에는 핀(Fin)구조, 원통형 구조, 트랜치 구조등 여러 가지가 있다.
디램(DRAM)은 MOS 기술을 이용하여 만들어지며 대용량, 저전력 그리고 보통 정도의 동작속도를 갖는 메모리 소자이다. 플립플롭에 정보가 저장되어 있는 SRAM과는 달리 디램은 작은 MOS 용량에 1과 0으로 충전되며, 일정시간이 지난후에 기억내용이 방전되므로 메모리 셀을 재충전하여야 한다.
그리고 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변화지 않고 있다. 따라서, 커패시터의 축전용량을 높이기 위해 전극의 단면적을 증가 시켜야 하고 그 중에서도 고진공 열처리를 이용한 HSG(Hemispherical-ground) 실리콘을 전극에 형성하는 방법이 연구되어 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와같이 반도체 기판(1)에 활성영역을 정의하여 소자격리 영역으로 이용되는 필드 산화막(2)을 형성한 후, 상기 활성영역에 복수개의 게이트 전극(3)을 형성한다. 이때, 상기 게이트 전극(3) 하부에는 게이트 절연막을 형성한다.
그리고 상기 게이트 전극(3)을 마스크로 하여 게이트 전극(3) 양측의 기판에 불순물 이온주입을 통해 소오스/드레인 영역을 형성한다.
이어, 도 1b에 도시한 바와같이 게이트 전극(3)을 포함한 기판(1) 전면에 제 1 절연층(4)을 형성하고, 포토리소그래피 공정을 이용하여 상기 소오스 영역 또는 드레인 영역상의 상기 기판(1) 표면이 노출되도록 상기 제 1 절연층(4)을 선택적으로 제거한 후, 제 1 폴리 실리콘층을 증착하고 패터닝하여 비트라인(5)을 형성한다.
이어서, 도 1c에 도시한 바와같이 비트라인(5)을 포함한 전면에 제 2 절연층(6)을 형성하고 평탄화한 후, 상기 제 2 절연층(6)상에 제 3, 제 4, 제 5, 제 6 절연층(7)(8)(9)(10)을 차례로 형성한다. 이때, 상기 제 3, 제 5 절연층(7)(9)은 질화막을 사용하고, 상기 제 4, 제 6 절연층(8)(10)은 산화막을 사용한다.
그리고 상기 제 6 절연층(10)상에 제 1 포토레지스트(PR1)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 상기 소오스 영역 또는 드레인 영역이 노출되도록 제 1, 제 2, 제 3, 제 4, 제 5, 제 6 절연층(4)(6)(7)(8)(9)(10)을 선택적으로 제거하여 콘택홀(11)을 형성한다.
이어, 도 1d에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 상기 콘택홀(11)를 포함한 제 6 절연층(10)상에 제 2 폴리 실리콘층(12)을 형성하고, 상기 제 2 폴리 실리콘층(12)상에 평탄화용 제 7 절연층(13)을 형성한다. 이때, 상기 제 7 절연층(13)은 USG 또는 저온 CVD 산화막을 사용한다.
그리고 상기 제 7 절연층(13)상에 제 2 포토레지스트(PR2)를 증착하고 패터닝 한 후, 패터닝된 제 2 포토레지스트(PR2)를 마스크로 하여 상기 제 2 폴리 실리콘층(12) 및 제 7 절연층(13)을 선택적으로 제거한다.
이어서, 도 1e에 도시한 바와같이 제 7 절연층(13)상에 제 3 폴리 실리콘층(14)을 형성하고 에치백 공정을 이용하여 상기 제 7 절연층(13) 및 제 2 폴리 실리콘층(12) 측면에 제 3 폴리 실리콘층 측벽(14a)을 형성한다.
그리고 상기 제 6, 제 7 절연층(10)(13)을 습식식각을 이용하여 제거한 후, 상기 제 5 절연층(9)도 습식식각을 이용하여 제거한다.
이어, 도 1f에 도시한 바와같이 고진공 열처리(High Vacuum Anneal)를 이용하여 제 2 폴리 실리콘층(12) 및 제 3 폴리 실리콘 측벽(14a)에 HSG(15)을 형성한다.
그리고 상기 제 3 절연층(7)을 베리어층(Barrier Layer)으로 사용하여 상기 제 4 절연층(8)을 습식식각을 이용하여 제거하므로 커래시터를 완성한다.
그러나 종래의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
산화막 습식식각이후 폴리 실리콘층상에 HSG를 형성하기 위해서는 산화막만이 존재해야 하며 질화막층이 존재하면 질화막상에 폴리 실리콘층이 형성되어 스토리지 노드간 숏트를 발생 시킬 수 있다.
또한, 질화막을 제거하기 위해 습식식각 공정이 추가 되어도 인산에 의한 폴리 실리콘층의 손상이 발생하여 공정이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 폴리 실리콘층을 베리어층뿐 아니라 커패시터의 하부전극으로 사용하여 커패시터의 용량을 늘리는데 적당한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
20 : 반도체 기판 21 : 필드 산화막
22 : 게이트 전극 23 : 제 1 절연층
24 : 비트라인 25 : 제 2 절연층
26 : 제 3 절연층 27 : 제 4 절연층
28 : 제 2 폴리 실리콘층 29 : 제 5 절연층
30 : 콘택홀 31 : 제 3 폴리 실리콘층
32 : 제 6 절연층 33 : 제 4 폴리 실리콘층
33a : 제 4 폴리 실리콘층 측벽 34 : HSG
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 제 1 도전형 반도체 기판을 준비하는 단계, 상기 반도체 기판에 소오스/드레인 불순물 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 단계, 상기 반도체 기판 전면에 제 1, 제 2, 제 3 절연층을 차례로 형성하고, 상기 제 3 절연층상에 제 1 폴리 실리콘층과 제 4 절연층을 차례로 형성하는 단계, 상기 소오스 불순물 영역이 노출되도록 상기 제 1, 제 2, 제 3, 제 4 절연층 및 제 1 폴리 실리콘층을 선택적으로 제거하여 콘택홀을 형성하는 단계, 전면에 제 2 폴리 실리콘층, 평탄화용 절연막을 차례로 증착하고 상기 콘택홀 내부 및 콘택홀 주변에만 남도록 패터닝하는 단계, 상기 제 2 폴리 실리콘층 및 평탄화용 절연막의 측면에 제 3 폴리 실리콘층 측벽을 형성하는 단계, 상기 제 3 폴리 실리콘층 측벽을 마스크로 하여 제 4 절연막 및 제 2 폴리 실리콘층을 선택적으로 제거하는 단계, 상기 평탄화용 절연막 및 제 4 절연층을 모두 제거하는 단계, 상기 패터닝된 제 1, 제 2, 제 3 폴리 실리콘층 표면에 HSG을 형성하는 단계, 상기 제 3 절연층을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와같이 반도체 기판(20)에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(21)을 형성한 후, 상기 활성영역에 복수개의 게이트 전극(22)을 형성한다. 이때, 상기 게이트 전극(22) 하부에는 게이트 절연막을 형성한다.
그리고 상기 게이트 전극(22)을 마스크로 하여 게이트 전극(22) 양측의 기판에 불순물 이온주입을 통해 소오스/드레인 영역을 형성한다.
이어, 도 2b에 도시한 바와같이 게이트 전극(22)을 포함한 기판(20) 전면에 제 1 절연층(23)을 형성하고, 포토리소그래피 공정을 이용하여 상기 소오스 영역 또는 드레인 영역상의 기판(20) 표면이 노출되도록 상기 제 1 절연층(23)을 선택적으로 제거한 후, 제 1 폴리 실리콘층을 증착하고 패터닝하여 비트라인(24)을 형성한다.
이어서, 도 2c에 도시한 바와같이 비트라인(24)을 포함한 전면에 제 2 절연층(25)을 형성하여 평탄화한 후, 상기 제 2 절연층(25)상에 제 3, 제 4 절연층(26)(27)을 차례로 형성한다. 이때, 상기 제 3 절연층(26)은 질화막을 사용하고, 상기 제 4 절연층(27)은 산화막을 사용한다.
그리고 상기 제 4 절연층(27)상에 제 2 폴리 실리콘층(28)을 형성하고, 상기 제 2 폴리 실리콘층(28)상에 제 5 절연층(29)을 형성한 후, 상기 제 5 절연층(29)상에 제 1 포토레지스트(PR1)를 증착한 후, 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 상기 제 3, 제 4 절연층(26)(27) 및 제 2 폴리 실리콘층(28) 그리고 제 5 절연층(29)을 선택적으로 식각하여 콘택홀(30)을 형성한다.
이어서, 도 2d에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 상기 콘택홀(30)을 포함한 전면에 제 3 폴리 실리콘층(31)과 평탄화용 제 6 절연층(32)을 형성하고, 상기 제 6 절연층(32)상에 제 2 포토레지스트(PR2)를 증착한다. 이때, 상기 제 6 절연층(32)은 USG 또는 저온 CVD 산화막을 사용한다.
그리고 상기 제 2 포토레지스트(PR2)를 노광 및 현상공정을 이용하여 패터닝한 후, 패터닝된 제 2 포토레지스트(PR2)를 마스크로 하여 상기 제 3 폴리 실리콘층(31)과 제 6 절연층(32)을 선택적으로 제거한다.
이어, 도 2e에 도시한 바와같이 제 2 포토레지스트(PR2)를 제거한 후, 상기 제 6 절연층(32)을 포함한 전면에 제 4 폴리 실리콘층(33)을 형성하고, 에치백 공정을 이용하여 상기 제 6 절연층(32) 및 제 3 폴리 실리콘층(31) 측면에 제 4 폴리 실리콘층 측벽(33a)을 형성한다.
그리고 상기 제 5, 제 6 절연층(29)(32)을 습식식각을 이용하여 제거한 후, 상기 제 4 폴리 실리콘층 측벽(33a)을 마스크로 하여 상기 제 2 폴리 실리콘층(28)을 제거한다.
이어, 도 2f에 도시한 바와같이 고진공 열처리를 이용하여 제 2, 제 3 폴리 실리콘층(28)(31) 및 제 4 폴리 실리콘 측벽(33a)에 HSG(34)을 형성한다.
그리고 상기 제 3 절연층(26)을 베리어층으로 사용하여 상기 제 4 절연층(27)을 습식식각을 이용하여 제거하므로 커패시터를 완성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 폴리 실리콘층을 산화막 습식식각시 베리어층으로 사용하므로 HSG 형성시 스토리지 노드간 숏트를 방지하며, 폴리 실리콘층을 스토리지 전극으로 사용 가능하다.
둘째, 실린더 형태에 핀구조를 형성하므로 표면적을 약 20% 정도 향상 시켜 커패시터의 용량을 향상 시킬 수 있다.
Claims (4)
- 제 1 도전형 반도체 기판을 준비하는 단계;상기 반도체 기판에 소오스/드레인 불순물 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 단계;상기 반도체 기판 전면에 제 1, 제 2, 제 3 절연층을 차례로 형성하고, 상기 제 3 절연층상에 제 1 폴리 실리콘층과 제 4 절연층을 차례로 형성하는 단계;상기 소오스 불순물 영역이 노출되도록 상기 제 1, 제 2, 제 3, 제 4 절연층 및 제 1 폴리 실리콘층을 선택적으로 제거하여 콘택홀을 형성하는 단계;전면에 제 2 폴리 실리콘층, 평탄화용 절연막을 차례로 증착하고 상기 콘택홀 내부 및 콘택홀 주변에만 남도록 패터닝하는 단계;상기 제 2 폴리 실리콘층 및 평탄화용 절연막의 측면에 제 3 폴리 실리콘층 측벽을 형성하는 단계;상기 제 3 폴리 실리콘층 측벽을 마스크로 하여 제 4 절연막 및 제 2 폴리 실리콘층을 선택적으로 제거하는 단계;상기 평탄화용 절연막 및 제 4 절연층을 모두 제거하는 단계;상기 패터닝된 제 1, 제 2, 제 3 폴리 실리콘층 표면에 HSG을 형성하는 단계;상기 제 3 절연층을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연층은 질화막을 사용하고, 상기 제 3, 제 4 절연층은 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 폴리 실리콘층은 500∼1000Å 두께로 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 4 절연층은 500∼1000Å 두께로 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970020738A KR100232208B1 (ko) | 1997-05-26 | 1997-05-26 | 반도체 소자의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970020738A KR100232208B1 (ko) | 1997-05-26 | 1997-05-26 | 반도체 소자의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980084838A KR19980084838A (ko) | 1998-12-05 |
| KR100232208B1 true KR100232208B1 (ko) | 1999-12-01 |
Family
ID=19507144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970020738A KR100232208B1 (ko) | 1997-05-26 | 1997-05-26 | 반도체 소자의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100232208B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100491420B1 (ko) * | 2002-11-06 | 2005-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 형성 방법 |
-
1997
- 1997-05-26 KR KR1019970020738A patent/KR100232208B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980084838A (ko) | 1998-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0135067B1 (ko) | 반도체 장치의 메모리셀 제조방법 및 구조 | |
| US5913129A (en) | Method of fabricating a capacitor structure for a dynamic random access memory | |
| US5770510A (en) | Method for manufacturing a capacitor using non-conformal dielectric | |
| KR20090008675A (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| US6674111B2 (en) | Semiconductor device having a logic transistor therein | |
| US5976977A (en) | Process for DRAM capacitor formation | |
| KR100232208B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100252882B1 (ko) | 반도체 장치의 제조방법 | |
| KR100268939B1 (ko) | 반도체 장치의 제조방법 | |
| JP2000323480A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| KR100348315B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100226754B1 (ko) | 커패시터의 제조방법 | |
| KR100266027B1 (ko) | 반도체장치의 제조방법 | |
| KR100226780B1 (ko) | 디램 셀 제조방법 | |
| KR960006716B1 (ko) | 반도체 집적회로 제조 방법 | |
| KR100249177B1 (ko) | 반도체 소자의 제조방법 | |
| KR19980016638A (ko) | 디램셀 커패시터 제조방법 | |
| KR100232205B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR960011665B1 (ko) | 반도체 소자용 적층 캐패시터 형성방법 | |
| KR0172252B1 (ko) | 반도체 메모리 장치의 커패시터 형성방법 | |
| KR20010068794A (ko) | 다마신 공정을 이용한 반도체 소자의 커패시터 형성방법 | |
| KR20010068792A (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR20010060540A (ko) | 통합 메모리 로직 소자의 제조방법 | |
| KR20040002277A (ko) | 반도체소자의 저장전극 형성방법 | |
| KR19980021005A (ko) | 커패시터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070827 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |