KR100232205B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자에 관한 것으로 특히 커패시터 필라상층의 예리한 첨점의 발생을 방지하여 브레이크다운 볼테이지 특성을 향상시킨 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 메모리 소자는 반도체 기판상에 노드 콘택홀을 갖고 형성된 절연층, 상기 노드 콘택홀을 포함하여 상기 노드 콘택홀에 인접한 상기 절연층상에 형성되며 상기 절연층상에서 에지부분 상층면이 평평한 필라를 갖고 형성되는 하층전극, 상기 하층전극 표면에 형성되는 유전막, 상기 유전막 전면에 형성되는 상층전극을 포함하여 구성된다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로 특히 커패시터 필라상층의 예리한 첨점의 발생을 방지하여 브레이크다운 볼테이지 특성을 향상시킨 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 발전에 따라 하나의 반도체 칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되어 오고 있다.
특히 DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.
일반적으로 DRAM 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다.
이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다.
따라서 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다.
그러므로 원하는 신호를 오동작 하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.
따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체 기판의 제한된 영역내에 상대적으로 큰 표면적을 가져야 한다.
그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 필라(Pillar) 구조 등을 이용하게 되었다.
이와 같은 종래 필라구조의 반도체 메모리 소자의 제조방법을 설명하기로 한다.
제1(a)도 내지 제1(f)도는 종래 반도체 메모리 소자의 제조공정 단면도이다.
먼저, 제1(a)도에 나타낸 바와 같이 반도체 기판(1)상에 격리산화막(2)을 형성하고, 상기 격리산화막(2)사이의 활성영역상에 통상의 공정으로 비트라인(3)을 형성한후 층간절연막(4)을 비트라인(3)을 포함한 반도체 기판(1)전면에 형성된다.
그다음, 상기 층간절연막(4)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 노드 콘택홀(5)을 형성한다.
이때, 도면상에는 도시하지 않았지만 노드 콘택홀(5)이 형성되어 노출된 반도체 기판(1)에는 소오스/드레인영역으로 사용할 불순물 확산영역이 형성되어 있다.
제1(b)도에 나타낸 바와 같이 상기 노드 콘택홀(5)을 포함한 층간절연막(4)전면에 제1폴리실리콘층(6) 및 산화막(7)을 형성한후 선택적으로 패터닝하여 노드 콘택홀(5) 및 노드 콘택홀(5)에 인접한 층간절연막(4)상에 커패시터로 사용할 부분만 남긴다.
제1(c)도에 나타낸 바와 같이 상기 패터닝된 산화막(7)을 포함한 층간절연막(4)상에 제2폴리실리콘층(8)을 증착한다.
제1(d)도에 나타낸 바와 같이 상기 제2폴리실리콘층(8)을 에치백(etchback)하여 산화막(7) 및 층간절연막(4)상층의 제1폴리실리콘층(6)의 측면에 필라(pillar)로 형성하여 제1, 제2폴리실리콘층(6,8)으로 이루어진 스토리지 노드(9)를 형성한다.
제1(e)도에 나타낸 바와 같이 상기 산화막(7)을 선택적으로 제거한다.
이때, 산화막(7)제거후 스토리지 노드(9)의 필라(pillar) 상층부(A)가 첨점 형태로 예리한 것을 알 수 있다.
제1(f)도에 나타낸 바와 같이 상기 스토리지 노드(9)표면에 유전막(10)을 형성하고 상기 유전막(10)전면에 플레이트 노드(11)를 형성한다.
종래 반도체 메모리 소자에 있어서는 정전용량을 증대하기 위하여 형성하는 필라의 상층부(A)가 예리하여 그 부분에 저장전하등이 집중될수 있어 누설전류의 발생 및 브레이크다운 볼테이지가 낮아지는 문제점이 발생하여 오동작을 일으킬수 있는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체 메모리 소자의 문제점을 해결하기 위하여 안출한 것으로 스토리지 노드의 필라 상층을 평평하게 형성하여 브레이크다운 볼테이지 특성을 향상시킨 반도체 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
제1(a)도 내지 제1(f)도는 종래 반도체 메모리 소자의 제조공정 단면도.
제2도는 본 발명 반도체 메모리 소자의 구조단면도.
제3(a)도 내지 제3(f)도는 본 발명 반도체 메모리 소자의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 격리 산화막
22 : 전도층 23 : 절연층
24 : 노드 콘택홀 25 : 제1폴리실리콘층
26 : 절연막 27 : 반도체층
28 : 제2폴리실리콘층 28a : 필라
29 : 스토리지 노드 30 : 유전막
31 : 플레이트 노드
본 발명에 따른 반도체 메모리 소자는 반도체 기판상에 노드 콘택홀을 갖고 형성된 절연층, 상기 노드 콘택홀을 포함하여 상기 노드 콘택홀에 인접한 상기 절연층상에 형성되며 상기 절연층상에 에지부분 상층면이 평평한 필라를 갖고 형성되는 하층전극, 상기 하층전극 표면에 형성되는 유전막, 상기 유전막 전면에 형성되는 상층전극을 포함하여 구성된다.
그리고, 상기한 바와 같은 본 발명 반도체 메모리 소자의 제조방법은 반도체 기판상에 절연층을 형성하는 단계, 상기 절연층을 선택적으로 패터닝하여 노드 콘택홀을 형성하는 단계, 상기 노드 콘택홀을 포함하고 상기 노드 콘택홀에 인접한 상기 절연층상에 에지부분 상층면이 평평한 필라형상의 하층전극을 형성하는 단계, 상기 하층전극 표면에 유전막 및 상층전극을 차례로 형성하는 단계를 포함하여 이루어진다.
이와 같은 본 발명 반도체 메모리 소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
제2도는 본 발명에 따른 반도체 메모리 소자의 구조단면도이다.
본 발명에 따른 반도체 메모리 소자는 격리산화막(21)이 형성된 반도체 기판(20)상에 노드 콘택홀(24)을 갖고 전도층(22)을 포함하는 절연층(23)이 형성되고, 상기 노드 콘택홀(24)을 포함한 인접한 상기 절연층(23)상에 형성되며 상기 절연층(23)상에서 에지부분 상층부(A)가 평평한 필라구조를 갖는 하층전극(29)이 형성되며, 상기 하층전극(29)의 표면에 유저막(30)이 형성되고, 상기 유전막(30)전면에 상층전극(31)이 형성되는 것을 포함하여 구성된다.
이하에서 상기와 같은 구조의 본 발명 반도체 메모리 소자의 제조방법을 설명하기로 한다.
제3(a)도 내지 제3(f)도는 본 발명에 따른 반도체 메모리 소자의 제조공정 단면도 이다.
먼저, 제3(a)도에 나타낸 바와 같이 반도체 기판(20)상에 격리산화막(21)을 형성하고, 상기 격리산화막(21)사이의 활성영역상에 통상의 공정으로 비트라인등으로 사용할 전도층(22)을 형성한후 층간절연막인 절연층(23)을 전도인(22)을 포함한 반도체 기판(20)전면에 형성한다.
그다음, 상기 절연층(23)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 노드 콘택홀(24)을 형성한다.
이때, 도면상에는 도시하지 않았지만 노드 콘택홀(24)의 형성으로 노출된 반도체 기판(20)에는 소오스/드레인영역으로 사용할 불순물 확산영역이 형성되어 있다.
제3(b)도에 나타낸 바와 같이 상기 노드 콘택홀(24)을 포함한 절연층(23)전면에 제1폴리실리콘층(25), 절연막(26), 반도체층(27) 및 감광막(PR)을 차례로 형성한후 노광 및 현상공정으로 커패시터 형성영역을 정의하여 상기 감광막(PR)을 패터닝한 다음 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 반도체층(27) 및 절연막(26)을 선택적으로 제거한다.
이때, 상기 절연막(26)은 후속공정에서 형성되는 스토리지 노드 에지부의 필라상층부를 평평하게 형성하기 위한 것으로 산화물 또는 질화물중 어느 하나를 사용하여 형성한다.
그리고, 상기 반도체층(27)은 폴리실리콘을 사용하여 형성하며 제1폴리실리콘층(25)과 동일한 두께로 형성한다.
제3(c)도에 나타낸 바와 같이 상기 감광막(PR)을 제거한후 패터닝된 상기 반도체층(27)을 마스크로 이용한 습식식각공정으로 상기 절연막(26)을 일정두께 반도체층(27)안쪽으로 제거한다.
이때, 반도체층(27)안쪽으로 제거되는 절연막(26)은 400 ∼600Å정도이다.
제3(d)도에 나타낸 바와 같이 상기 반도체층(27)과 절연막(26)을 포함한 상기 제1폴리실리콘층(25)전면에 제2폴리실리콘층(28)을 증착한다.
제3(e)도에 나타낸 바와 같이 상기 제2폴리실리콘층(28)을 에치백하여 상기 절연막(26)의 측면에 필라(28a)형상으로 형상하고 계속해서 상기 반도체층(27) 및 제1폴리실리콘층(25)은 각각 절연막(26) 및 절연층(23)이 드러날 때 까지 에치백한다.
이때, 상기 제1폴리실리콘층(25)과 필라(28a)는 하층전극인 스토리지 노드(29)를 이룬다.
제3(f)도에 나타낸 바와 같이 상기 절연막(26)을 선택적으로 제거한다.
이때, 상기 절연막(26)제거후 스토리지 노드(29)의 필라(28a)부분의 상층(A)이 평평한 것을 알 수 있다.
제3(g)도에 나타낸 바와 같이 상기 스토리지 노드(29)표면에 유전막(30)을 형성하고 상기 유전막(30)전면에 플레이트 노드(1)를 형성한다.
본 발명에 따른 반도체 메모리 소자 및 그 제조방법에 있어서는 필라의 상층부(A)가 평평하게 형성되어 그 부분에서 발생하였던 전하의 집중을 방지할 수 있어 누설전류의 발생과 브레이크다운 볼테이지 특성을 향상시키므로 신뢰성 있는 반도체 메모리 소자를 제공할 수 있다.
Claims (5)
- 반도체기판상에 절연층을 형성하는 단계, 상기 절연층을 선택적으로 패터닝하여 노드 콘택홀을 형성하는 단계, 상기 노드 콘택홀을 포함한 절연층 전면에 제1폴리실리콘층, 절연막, 반도체층을 차례로 형성하는 단계, 상기 반도체층 및 절연막을 선택적으로 패터닝하여 커패시터 형성영역에만 남기는 단계, 상기 반도체층을 마스크로 이용한 식각공정으로 상기 절연막을 일정두께 반도체층 안쪽으로 제거하여 상기 반도체층의 하면이 노출되도록 하는 단계, 상기 반도체층과 절연막을 포함한 제1폴리실리콘층 전면에 제2폴리실리콘층을 증착한 후 제2폴리실리콘층을 에치백하여 상기 반도체층과 절연막의 두께차만큼 끝단이 평평한 필라형상으로 형성하는 단계, 상기 반도체층 및 제1폴리실리콘층을 절연막 및 절연층이 드러날 때까지 식각하여 제1폴리실리콘츠과 끝단이 평평한 필라형상의 제2폴리실리콘층으로 이루어진 하층전극을 형성하는 단계, 상기 하층전극 표면에 유전막 및 상층전극을 차례로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 반도체층은 폴리실리콘을 이용하여 형성하는 것임을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 반도체층은 제1폴리실리콘층과 동일한 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 반도체층 안쪽으로 제거되는 절연막은 400∼600Å인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 절연막은 산화물과 질화물 중 어느하나로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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1996
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Patent Citations (2)
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| JPH06151749A (ja) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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