KR100252853B1 - 커패시터의 제조방법 - Google Patents

Abstract

본 발명은 공정 마진(Margin) 및 절연막 식각 공정을 간소화시키는데 적당한 커패시터의 제조방법에 관한 것으로서, 반도체 기판상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 탄탈륨 산화막을 형성하는 단계와, 상기 탄탈륨 산화막상에 제 1 전도층을 형성하는 단계와, 상기 제 1 전도층상에 일정한 간격을 갖는 제 2 절연막 패턴을 형성하는 단계와, 상기 제 2 절연막 패턴의 양측면에 제 2 전도층 측벽을 형성하는 단계와, 상기 제 2 전도층 측벽 및 제 2 절연막 패턴을 마스크로 이용하여 상기 제 1 전도층을 선택적으로 제거하여 제 1 전도층 패턴을 형성하는 단계와, 상기 제 2 절연막 패턴을 제거하는 단계와, 상기 제 1 전도층 패턴 및 제 2 전도층 측벽의 표면에 HSG층을 형성하는 단계와, 그리고 상기 HSG층을 포함한 반도체 기판의 전면에 유전체막 및 제 3 전도층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

커패시터의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 공정 마진(Margin) 및 절연막 식각 공정을 간소화시키는데 적당한 커패시터의 제조방법에 관한 것이다.

일반적으로 반도체 소자의 발전에 따라 하나의 반도체 칩상에 높은 집적도로서 많은 소자들을 집적시키는 작업이 활발하게 진행되어 오고 있다.

특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자의 크기를 최소로 하기 위해 여러 가지 다양한 셀구조가 제안되어 왔다.

고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리 셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.

이와 같이 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(Storage Node)에 저장된다.

따라서 반도체 메모리 장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소하게 된다.

그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.

따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 면적을 가져야만 한다.

이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 여러 가지 방법들이 제안되어 왔다.

즉, 커패시터 스토리지노드의 표면적을 증대시켜 커패시터 용량을 최대화시킬 수 있는 방법으로, 현재가지 핀(Pin)구조, 실린더(Cylinder)구조, 박스(Box)구조등과 같은 다양한 3차원 구조의 커패시터가 제안되었다.

이하, 첨부된 도면을 참고하여 종래의 커패시터의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1f는 종래의 커패시터의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와같이 반도체 기판(11)상에 ILD(Inter Layer Directic)층(12)을 형성하고, 상기 ILD층(12)상에 질화막(13)을 형성하며, 상기 질화막(13)상에 제 1 폴리 실리콘층(14)을 형성한다.

이어, 상기 제 1 폴리 실리콘층(14)상에 산화막(15)을 형성하고, 상기 산화막(15)상에 포토레지스트(Photo Resist)(16)를 도포한 후, 노광 및 현상공정으로 포토레지스트(16)를 패터닝(Patterning)한다.

도 1b에 도시한 바와같이 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 산화막(15)을 선택적으로 제거함으로써 산화막 패턴(15a)을 형성한다.

도 1c에 도시한 바와같이 상기 포토레지스트(16)를 제거하고, 상기 산화막 패턴(15a)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘층(17)을 형성한다.

도 1d에 도시한 바와같이 상기 제 2 폴리 실리콘층(17)을 에치백(Etch Back)하여 상기 산화막 패턴(15a)의 양측면에 제 2 폴리 실리콘 측벽(17a)형성한다.

이어, 상기 제 2 폴리 실리콘 측벽(17a) 및 산화막 패턴(15a)을 마스크로 이용하여 상기 제 1 폴리 실리콘층(14)을 선택적으로 제거하여 제 1 폴리 실리콘 패턴(14a)을 형성한다.

도 1e에 도시한 바와같이 상기 산화막 패턴(15a)을 습식식각(Wet Etch)으로 제거하고, 상기 제 1 폴리 실리콘 패턴(14a)과 제 2 폴리 실리콘 측벽(17a)에 HSG(Hemi-Spherical Grain)층(18)을 형성한다.

여기서 상기 제 1 폴리 실리콘 패턴(14a)과 제 2 폴리 실리콘 측벽(17a)은 커패시터의 실린더 구조를 갖는 스토리지노드이고, 상기 스토리지노드의 표면에 형성되는 상기 HSG층(18)은 스토리지노드를 5×10^-7Torr이하 고진공상태의 압력과 580~630℃의 온도에서 열처리하여 형성한다.

도 1f에 도시한 바와같이 상기 HSG층(18)을 포함한 반도체 기판(11)의 전면에 유전체막(19)과 플레이트 전극용 제 3 폴리 실리콘층(20)을 형성함으로써 커패시터를 완성한다.

그러나 상기와 같은 종래의 커패시터의 제조방법에 있어서 다음과 같은 문제점이 있었다.

첫째, 실린더형태의 스토리지노드의 내부에 형성된 산화막을 제거시 하부의 식각을 방지하기 위하여 공정이 복잡하다.

둘째, HLD층위에 질화막을 증착하는 경우 HSG층 공정에서 폴리 실리콘의 부화시간(Incubation Time)이 짧아 충분한 커패시터 정전용량을 가지게 되는 HSG층의 밀도가 감소하어 스토리지노드의 표면적을 감소시킨다.

셋째, 유전체막으로 NO를 사용하게 될 때 질화막 증착시 폴리 실리콘과 HLD 층위의 증착이 70%정도밖에 되지 않기 때문에 질화막증착시 이상산화 현상이 발생하여 질화막의 두께를 두껍게 증착해야 한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 스토리지노드와 실린더내에 산화막의 제거공정을 간소화하고, HSG층의 밀도를 증가시키도록 한 커패시터의 제조방법을 제공하는데 그 목적이 있다.

제1a도 내지 제1f도는 종래의 커패시터의 제조방법을 나타낸 공정단면도.

제2a도 내지 제2f도는 본 발명에 의한 커패시터의 제조방법을 나타낸 공정단면도.

〈도면의 주요부분에 대한 부호의 설명〉

21 : 반도체 기판 22 : ILD층

23 : 탄탈륨 산화막 24a : 제 1 폴리 실리콘 패턴

25a : 산화막 패턴 26 : 포토레지스트

27a : 제 2 폴리 실리콘 측벽 28 : HSG층

29 : 유전체막 30 : 제 3 폴리 실리콘층

상기와 같은 목적을 달성하기 위한 본 발명에 의한 커패시터의 제조방법은 반도체 기판상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 탄탈륨 산화막을 형성하는 단계와, 상기 탄탈륨 산화막상에 제 1 전도층을 형성하는 단계와, 상기 제 1 전도층상에 일정한 간격을 갖는 제 2 절연막 패턴을 형성하는 단계와, 상기 제 2 절연막 패턴의 양측면에 제 2 전도층 측벽을 형성하는 단계와, 상기 제 2 전도층 측벽 및 제 2 절연막 패턴을 마스크로 이용하여 상기 제 1 전도층을 선택적으로 제거하여 제 1 전도층 패턴을 형성하는 단계와, 상기 제 2 절연막 패턴을 제거하는 단계와, 상기 제 1 전도층 패턴 및 제 2 전도층 측벽의 표면에 HSG층을 형성하는 단계와, 그리고 상기 HSG층을 포함한 반도체 기판의 전면에 유전체막 및 제 3 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 커패시터의 제조방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2f는 본 발명에 의한 커패시터의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와같이 반도체 기판(21)상에 ILD(Inter Layer Directic)층(22)을 형성하고, 상기 ILD층(22)상에 탄탈륨 산화막(Ta₂O₅)(23)을 형성하고, 상기 탄탈륨 산화막(23)상에 제 1 폴리 실리콘층(24)을 형성한다.,

이어, 상기 제 1 폴리 실리콘층(24)상에 산화막(25)을 형성하고, 상기 산화막(25)상에 포토레지스트(Photo Resist)(26)를 도포한 후, 노광 및 현상공정으로 포토레지스트(26)를 패터닝(Patterning)한다.

도 2b에 도시한 바와같이 상기 패터닝된 포토레지스트(26)를 마스크로 이용하여 상기 산화막(25)을 선택적으로 제거하여 산화막 패턴(25a)을 형성한다.

도 2c에 도시한 바와같이 상기 포토레지스트(26)를 제거하고, 상기 산화막 패턴(25a)을 포함한 반도체 기판(21)의 전면에 제 2 폴리 실리콘층(27)을 형성한다.

도 2d에 도시한 바와같이 상기 제 2 폴리 실리콘층(27)을 에치백(Etch Back)하여 상기 산화막 패턴(26a)의 양측면에 제 2 폴리 실리콘 측벽(27a)형성한다.

이어, 상기 제 2 폴리 실리콘 측벽(27a) 및 산화막 패턴(25a)을 마스크로 이용하여 상기 제 1 폴리 실리콘층(24)을 선택적으로 제거하여 제 1 폴리 실리콘 패턴(24a)을 형성한다.

도 2e에 도시한 바와같이 상기 산화막 패턴(25a)을 HF용액에 디핑(Dipping)하여 제거하고, 상기 제 1 폴리 실리콘 패턴(24a)과 제 2 폴리 실리콘 측벽(27a)의 표면에 HSG(Hemi-Spherical Grain)층(28)을 형성한다.

여기서 상기 제 1 폴리 실리콘 패턴(24a)과 제 2 폴리 실리콘 측벽(27a)은 커패시터의 실린더 구조를 갖는 스토리지노드이고, 상기 스토리지노드의 표면에 형성되는 HSG층(28)은 스토리지노드를 5×10^-7Torr이하 고진공상태의 압력과 580~630℃의 온도에서 열처리하여 형성한다.

한편, 상기 탄탈륨 산화막(23)은 HF에 전혀 습식식각 되지 않기 때문에 산화막 패턴(25a)을 제거할 때 앤드포인트(End Point)로 작용하여 ILD층(22)에는 영향을 주지 않고 산화막 패턴(25a)만 선택적으로 제거한다.

그리고 상기 탄탈륨 산화막(23)을 사용하게 되면 HSG층(28) 형성공정에서의 마진(Margin)을 크게 확보할 수 있다.

도 2f에 도시한 바와같이 상기 HSG층(28)을 포함한 반도체 기판(21)의 전면에 유전체막(29)과 플레이트 전극용 제 3 폴리 실리콘층(30)을 형성함으로써 커패시터를 완성한다.

이상에서 설명한 바와같이 본 발명에 의한 커패시터의 제조방법에 있어서 다음과 같은 효과가 있다.

첫째, 탄탈륨 산화막을 앤드포인트로 하여 스토리지노드 내부에 잔존하는 산화막을 ILD층에 전혀 영향 없이 산화막만을 선택적으로 쉽게 제거할 수 있다.

둘째, HSG층의 밀도를 증가시키어 스토리지노드의 표면적을 넓힘으로써 공정마진을 향상시킬 수 있다.

셋째, 탄탈륨 산화막을 형성함으로써 내산화성을 향상시킬 수 있다.

Claims (2)

1. 반도체 기판상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 탄탈륨 산화막을 형성하는 단계; 상기 탄탈륨 산화막상에 제 1 전도층을 형성하는 단계; 상기 제 1 전도층상에 일정한 간격을 갖는 제 2 절연막 패턴을 형성하는 단계; 상기 제 2 절연막 패턴의 양측면에 제 2 전도층 측벽을 형성하는 단계; 상기 제 2 전도층 측벽 및 제 2 절연막 패턴을 마스크로 이용하여 상기 제 1 전도층을 선택적으로 제거하여 제 1 전도층 패턴을 형성하는 단계; 상기 제 2 절연막 패턴을 제거하는 단계; 상기 제 1 전도층 패턴 및 제 2 전도층 측벽의 표면에 HSG층을 형성하는 단계; 그리고 상기 HSG층을 포함한 반도체 기판의 전면에 유전체막 및 제 3 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 커패시터의 제조방법.
2. 제1항에 있어서, 상기 제 2 절연막 패턴을 제거할 때 탄탈륨 산화막을 앤드포인트로 사용함을 특징으로 하는 커패시터의 제조방법.

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