KR19990048683A - 반도체 소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 메인 셀(Main Cell)과 페리(Peri)간의 단차를 최소로하는데 적당한 반도체 소자의 커패시터 제조방법에 관한 것으로서, 활성영역과 필드영역으로 정의된 기판의 필드영역에 필드 산화막을 형성하는 단계와, 상기 기판의 활성영역에 트랜지스터를 형성하는 단계와, 상기 기판의 전면에 평탄화층을 형성하는 단계와, 상기 평탄화층상에 일정한 간격을 갖는 비트 라인을 형성하는 단계와, 상기 비트 라인을 포함한 기판의 전면에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계와, 상기 기판의 표면이 소정부분 노출되도록 상기 제 2 절연막 및 제 1 절연막 그리고 평탄화층을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부 및 그에 인접한 제 2 절연막상에 제 1 전도층 패턴을 형성하는 단계와, 상기 제 1 전도층 패턴 양측의 제 2 절연막을 깊이방향으로 소정두께를 제거하는 단계와, 상기 제 1 전도층 패턴 및 하부의 제 2 절연막 양측면에 제 2 전도층 측벽을 형성하는 단계와, 그리고 상기 제 2 절연막을 제거하고 상기 제 2 전도층 측벽 및 제 1 전도층 패턴을 포함한 기판의 전면에 유전체막 및 제 3 전도층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 메인 셀(Main Cell)과 페리(Peri)간의 단차를 제거하는데 적당한 반도체 소자의 커패시터 제조방법에 관한 것이다.
일반적으로 반도체 소자의 발전에 따라 하나의 반도체 칩상에 높은 집적도로서 많은 소자들을 집적시키는 작업이 활발하게 진행되어 오고 있다.
특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자의 크기를 최소로 하기 위해 여러 가지 다양한 셀구조가 제안되어 왔다.
고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.
이와 같이 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(Storage Node)에 저장된다.
따라서 반도체 메모리 장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소하게 된다.
그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.
따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 면적을 가져야만 한다.
이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 여러 가지 방법들이 제안되어 왔다.
즉, 커패시터 스토리지노드 표면적을 증대시켜 커패시터 용량을 최대화시킬 수 있는 방법으로, 현재까지 핀(Pin)구조, 실린더(Cylinder)구조, 박스(Box)구조등과 같은 다양한 3차원 구조의 커패시터가 제안되었다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 활성영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 액티브 영역에 게이트 전극 및 소오스/드레인 영역으로 이루어진 트랜지스터(도면에는 도시되지 않음)를 형성한다.
이어, 상기 반도체 기판(11)의 전면에 평탄화층(13)을 형성하고, 상기 평탄화층(13)상에 비트라인용 전도층 및 캡 절연막(15)을 형성한 후, 포토리소그래피공정으로 캡 절연막(15) 및 전도층을 패터닝하여 일정한 간격을 갖는 비트 라인(14)을 형성한다.
그리고 상기 비트 라인(14)을 포함한 반도체 기판(11)의 전면에 질화막(16)을 형성하고, 상기 질화막(16)상에 제 1 산화막(17)을 형성한 후 평탄화공정을 실시한다.
이어, 상기 제 1 산화막(17)상에 제 1 포토레지스트(18)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 1b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(18)를 마스크로 이용하여 상기 반도체 기판(11) 표면이 소정부분 노출되도록 상기 제 1 산화막(17), 질화막(16), 평탄화층(13)을 선택적으로 제거하여 콘택홀(19)을 형성한다.
도 1c에 도시한 바와같이 상기 제 1 포토레지스트(18)를 제거하고, 상기 콘택홀(19)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘층(20)과 제 2 산화막(21)을 형성한다.
이어, 상기 제 2 산화막(21)상에 제 2 포토레지스트(22)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(22)를 패터닝한다.
도 1d에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(22)를 마스크로 이용하여 상기 제 2 산화막(21) 및 제 1 폴리 실리콘층(20)을 선택적으로 제거하여 제 2 산화막 패턴(21a) 및 제 1 폴리 실리콘 패턴(20a)을 형성한다.
도 1e에 도시한 바와같이 상기 제 2 포토레지스트(22)를 제거하고, 상기 제 2 산화막 패턴(21a)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘층을 형성하고 에치백(Etch Back) 공정을 실시하여 상기 제 2 산화막 패턴(21a) 및 제 1 폴리 실리콘 패턴(20a)의 양측면에 제 2 폴리 실리콘 측벽(23)을 형성한다.
도 1f에 도시한 바와같이 상기 제 2 산화막 패턴(21a) 및 제 1 산화막(17)을 습식식각으로 제거하고, 상기 제 2 폴리 실리콘 측벽(23) 및 제 1 폴리 실리콘 패턴(20a)을 포함한 반도체 기판(21)의 전면에 NO(Nitride Oxide)막인 유전체막(24)과 플레이트 전극용 제 3 폴리 실리콘층(25)을 형성하여 U자 형태의 커패시터를 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 커패시터 제조방법에 있어서 DRAM이 점차 고집적화 및 소자의 미세화가 진행되면서 셀 사이즈가 점차 감소되는 추세이다.
이에 따라서 커패시터의 충분한 용량 확보를 위해 높은 구조의 커패시터가 요구되는데, 이 때문에 메인 셀과 페리간의 단차가 커짐으로써 평탄화공정이 어려워지게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 메인 셀과 페리간의 단차를 최소로하여 이후 평탄화공정을 원할하게 진행하도록 한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 평탄화층 34 : 비트 라인
35 : 캡 절연막 36 : 질화막
37 : 산화막 38 : 제 1 포토레지스트
39 : 콘택홀 40 : 제 1 폴리 실리콘층
41 : 제 2 포토레지스트 42 : 제 2 폴리 실리콘 측벽
43 : 유전체막 44 : 제 3 폴리 실리콘층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 커패시터 제조방법은 활성영역과 필드영역으로 정의된 기판의 필드영역에 필드 산화막을 형성하는 단계와, 상기 기판의 활성영역에 트랜지스터를 형성하는 단계와, 상기 기판의 전면에 평탄화층을 형성하는 단계와, 상기 평탄화층상에 일정한 간격을 갖는 비트 라인을 형성하는 단계와, 상기 비트 라인을 포함한 기판의 전면에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계와, 상기 기판의 표면이 소정부분 노출되도록 상기 제 2 절연막 및 제 1 절연막 그리고 평탄화층을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부 및 그에 인접한 제 2 절연막상에 제 1 전도층 패턴을 형성하는 단계와, 상기 제 1 전도층 패턴 양측의 제 2 절연막을 깊이방향으로 소정두께를 제거하는 단계와, 상기 제 1 전도층 패턴 및 하부의 제 2 절연막 양측면에 제 2 전도층 측벽을 형성하는 단계와, 그리고 상기 제 2 절연막을 제거하고 상기 제 2 전도층 측벽 및 제 1 전도층 패턴을 포함한 기판의 전면에 유전체막 및 제 3 전도층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 커패시터 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 커패시커 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 활성영역과 필드영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)을 형성하고, 상기 액티브 영역에 게이트 전극 및 소오스/드레인 영역으로 이루어진 트랜지스터(도면에는 도시되지 않음)를 형성한다.
이어, 상기 반도체 기판(31)의 전면에 평탄화층(33)을 형성하고, 상기 평탄화층(33)상에 비트라인용 전도층 및 캡 절연막(35)을 형성한 후, 포토리소그래피공정으로 캡 절연막(35) 및 전도층을 패터닝하여 일정한 간격을 갖는 비트 라인(34)을 형성한다.
그리고 상기 비트 라인(34)을 포함한 반도체 기판(31)의 전면에 질화막(36)을 형성하고, 상기 질화막(36)상에 산화막(37)을 형성한 후 평탄화공정을 실시한다.
이어, 상기 산화막(37)상에 제 1 포토레지스트(38)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 2b에 도시한 바와같이 상기 패터닝된 제 1 포토레지스트(38)를 마스크로 이용하여 상기 반도체 기판(31) 표면이 소정부분 노출되도록 상기 산화막(37), 질화막(36), 평탄화층(33)을 선택적으로 제거하여 콘택홀(39)을 형성한다.
도 2c에 도시한 바와같이 상기 제 1 포토레지스트(38)를 제거하고, 상기 콘택홀(39)을 포함한 반도체 기판(31)의 전면에 제 1 폴리 실리콘층(40)을 형성한다.
이어, 상기 제 1 폴리 실리콘층(40)상에 제 2 포토레지스트(41)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(41)를 패터닝한다.
도 2d에 도시한 바와같이 상기 패터닝된 제 2 포토레지스트(41)를 마스크로 이용하여 상기 제 1 폴리 실리콘층(40)을 선택적으로 제거하여 제 1 폴리 실리콘 패턴(40a)을 형성한다.
이어, 상기 제 2 포토레지스트(41)를 마스크로 이용하여 상기 제 1 폴리 실리콘 패턴(40a) 양측의 상기 산화막(37)을 표면으로부터 깊이방향으로 소정두께를 식각한다.
여기서 상기 산화막(37)식각시 하부의 질화막(36)에 데미지(Damage)를 주지 않으며 이후 공정에서 유전체막과 플레이트 전극 형성에 지장이 없도록 식각한다.
도 2e에 도시한 바와같이 상기 제 2 포토레지스트(41)를 제거하고, 상기 제 1 폴리 실리콘 패턴(40a)을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘층을 형성하고 에치백(Etch Back) 공정을 실시하여 상기 제 1 폴리 실리콘 패턴(40a) 및 그 하부의 소정두께로 식각된 산화막(37)의 양측면에 제 2 폴리 실리콘 측벽(42)을 형성한다.
도 2f에 도시한 바와같이 상기 산화막(37)을 습식식각으로 제거하고, 상기 제 2 폴리 실리콘 측벽(42) 및 제 1 폴리 실리콘 패턴(40a)을 포함한 반도체 기판(31)의 전면에 NO(Nitride Oxide)막인 유전체막(43)과 플레이트 전극용 제 3 폴리 실리콘층(44)을 형성하여 U자 형태의 커패시터를 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 커패시터 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 메인 셀과 페리간의 단차를 최소로하여 이후 평탄화 공정을 쉽게 할 수 있다.
둘째, 산화막의 증착 및 식각공정수를 줄임으로써 제조원가를 줄일 수 있다.
Claims (2)
- 활성영역과 필드영역으로 정의된 기판의 필드영역에 필드 산화막을 형성하는 단계;상기 기판의 활성영역에 트랜지스터를 형성하는 단계;상기 기판의 전면에 평탄화층을 형성하는 단계;상기 평탄화층상에 일정한 간격을 갖는 비트 라인을 형성하는 단계;상기 비트 라인을 포함한 기판의 전면에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계;상기 기판의 표면이 소정부분 노출되도록 상기 제 2 절연막 및 제 1 절연막 그리고 평탄화층을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀 내부 및 그에 인접한 제 2 절연막상에 제 1 전도층 패턴을 형성하는 단계;상기 제 1 전도층 패턴 양측의 제 2 절연막을 깊이방향으로 소정두께를 제거하는 단계;상기 제 1 전도층 패턴 및 하부의 제 2 절연막 양측면에 제 2 전도층 측벽을 형성하는 단계; 그리고상기 제 2 절연막을 제거하고 상기 제 2 전도층 측벽 및 제 1 전도층 패턴을 포함한 기판의 전면에 유전체막 및 제 3 전도층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막을 깊이방향으로 식각시 하부의 제 1 절연막에 데미지를 주지 않으며 이후 공정에서 유전체막과 플레이트 전극 형성에 지장이 없도록 식각함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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Family Applications (1)
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| KR1019970067448A KR19990048683A (ko) | 1997-12-10 | 1997-12-10 | 반도체 소자의 커패시터 제조방법 |
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1997
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