KR19990080205A - 반도체 소자의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 ILD층의 식각을 방지하여 커패시터가 이물 소스로 작용되는 것을 방지하도록 한 반도체 소자의 커패시터 제조방법에 관한 것으로서, 반도체 기판상에 ILD층을 형성하고 상기 ILD층을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 플러그를 형성하는 단계와, 상기 플러그 및 그에 인접한 ILD층상에 제 1 전도층 및 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 및 제 1 전도층의 양측면에 제 2 전도층 측벽을 형성하는 단계와, 상기 제 2 전도층을 측벽을 포함한 반도체 기판의 전면에 상기 제 1 절연막과 식각선택비가 다른 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 절연막의 표면을 노출시키는 단계와, 상기 제 1 절연막을 제거하는 단계와, 그리고 상기 제 2 절연막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 커패시터 제조방법

본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 반도체 소자의 커패시터 제조방법에 관한 것이다.

일반적으로 반도체 소자의 발전에 따라 하나의 반도체 칩상에 높은 집적도로서 많은 소자들을 집적화시키는 작업이 활발하게 진행되어 오고 있다.

특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자의 크기를 최소로 하기 위해 여러 가지 다양한 셀 구조가 제안되어 왔다.

이러한 고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.

이와 같이 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(Storage Node)에 저장된다.

따라서 반도체 메모리 장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소하게 된다.

그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.

따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 면적을 가져야만 한다.

이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 여러 가지 방법들이 제안되어 왔다.

즉, 커패시터 스토리지노드 표면적을 증대시켜 커패시터 용량을 최대화시킬 수 있는 방법으로, 현재까지 핀(Pin)구조, 실린더(Cylinder)구조, 박스(Box)구조 등과 같은 다양한 3차원 구조의 커패시터가 제안되었다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1g는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 반도체 기판(11)상에 ILD(Inter Layer Directic)층(12)을 형성하고, 포토리소그래피공정으로 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 ILD층(12)을 선택적으로 제거하여 콘택홀(13)을 형성한다.

도 1b에 도시한 바와 같이, 상기 콘택홀(13)을 포함한 반도체 기판(11)의 전면에 제 1 폴리 실리콘을 증착한 후 전면에 에치백공정을 실시하여 상기 콘택홀(13)의 내부에 플러그(14)를 형성한다.

도 1c에 도시한 바와 같이, 상기 플러그(14)를 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘(15)과 산화막(16)을 차례로 증착한다.

이어, 상기 산화막(16)상에 제 1 포토레지스트(Photo Resist)(17)를 도포한 후, 노광 및 현상공정으로 상기 플러그(14) 및 그에 인접한 ILD층(12)의 상부에만 남도록 제 1 포토레지스트(17)를 패터닝한다.

도 1d에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용하여 상기 산화막(16) 및 제 2 폴리 실리콘(15)을 선택적으로 제거하여 산화막 패턴(16a) 및 제 2 폴리 실리콘 패턴(15a)을 각각 형성한다.

도 1e에 도시한 바와 같이, 상기 제 1 포토레지스트(17)를 제거하고, 상기 산화막 패턴(16a)을 포함한 반도체 기판(11)의 전면에 제 3 폴리 실리콘을 증착하고, 상기 제 3 폴리 실리콘의 전면에 에치백공정을 실시하여 상기 산화막 패턴(16a) 및 제 2 폴리 실리콘 패턴(15a)의 양측면에 제 3 폴리 실리콘 측벽(18)을 형성한다.

도 1f에 도시한 바와 같이, 상기 제 3 폴리 실리콘 측벽(18)을 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(19)를 도포한 후, 상기 산화막 패턴(16a)의 표면이 노출되도록 상기 제 2 포토레지스트(19)의 전면에 에치백공정을 실시한다.

이어, 상기 제 2 포토레지스트(19)를 마스크로 이용하여 상기 산화막 패턴(16a)을 습식식각으로 제거한다.

여기서 상기 습식식각에 의한 산화막 패턴(16a)을 제거할 때 습식용액이 상기 제 3 폴리 실리콘 측벽(18) 및 제 2 폴리 실리콘 패턴(15a)과 제 2 포토레지스트(19)의 계면으로 흘러 들어가 상기 ILD층(12)까지 식각되는 현상이 발생한다.

한편, 여기서 미설명 부호 A는 상기 ILD층(12)의 식각된 부분이다.

도 1g에 도시한 바와 같이, 상기 제 2 포토레지스트(19)를 제거함으로써 커패시터의 스토리지노드를 형성한다.

여기서 상기 스토리지노드는 제 3 폴리 실리콘 측벽(18)과 제 2 폴리 실리콘 패턴(15a)이다.

한편, 이후공정은 도면에 도시하지 않았지만 상기 스토리지노드를 포함한 반도체 기판(11)의 전면에 유전체막과 플레이트 전극용 제 4 폴리 실리콘층을 형성하여 커패시터를 완성한다.

그러나 상기와 같은 반도체 소자의 커패시터 제조방법에 있어서 다음과 같은 문제점이 있었다.

즉, 습식식각에 의한 산화막 제거시 용액이 폴리 실리콘과 포토레지스트의 계면으로 흘러 들어가 ILD층까지 식각이 됨으로써 커패시터가 불균형하게 형성되는 이물 소스(Particle Source)로 작용한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 ILD층의 식각을 방지하여 커패시터가 이물 소스로 작용되는 것을 방지하도록 한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1g는 종래 기술의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도

도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : ILD층

23 : 콘택홀 24 : 플러그

25 : 제 2 폴리 실리콘 26 : 산화막

27 : 제 2 포토레지스트 28 : 제 3 폴리 실리콘 측벽

29 : 질화막 30 : 제 2 포토레지스트

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 커패시터 제조방법은 반도체 기판상에 ILD층을 형성하고 상기 ILD층을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 플러그를 형성하는 단계와, 상기 플러그 및 그에 인접한 ILD층상에 제 1 전도층 및 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 및 제 1 전도층의 양측면에 제 2 전도층 측벽을 형성하는 단계와, 상기 제 2 전도층을 측벽을 포함한 반도체 기판의 전면에 상기 제 1 절연막과 식각선택비가 다른 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 절연막의 표면을 노출시키는 단계와, 상기 제 1 절연막을 제거하는 단계와, 그리고 상기 제 2 절연막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.

도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판(21)상에 ILD(Inter Layer Directic)층(22)을 형성하고, 포토리소그래피공정으로 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 ILD층(22)을 선택적으로 제거하여 콘택홀(23)을 형성한다.

도 2b에 도시한 바와 같이, 상기 콘택홀(23)을 포함한 반도체 기판(21)의 전면에 제 1 폴리 실리콘을 증착한 후 전면에 에치백공정을 실시하여 상기 콘택홀(23)의 내부에 플러그(24)를 형성한다.

도 2c에 도시한 바와 같이, 상기 플러그(24)를 포함한 반도체 기판(21)의 전면에 제 2 폴리 실리콘(25)과 산화막(26)을 차례로 증착한다.

이어, 상기 산화막(26)상에 제 1 포토레지스트(Photo Resist)(27)를 도포한 후, 노광 및 현상공정으로 상기 플러그(24) 및 그에 인접한 ILD층(22)의 상부에만 남도록 제 1 포토레지스트(27)를 패터닝한다.

도 2d에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(27)를 마스크로 이용하여 상기 산화막(26) 및 제 2 폴리 실리콘(25)을 선택적으로 제거하여 산화막 패턴(26a) 및 제 2 폴리 실리콘 패턴(25a)을 각각 형성한다.

도 2e에 도시한 바와 같이, 상기 제 1 포토레지스트(27)를 제거하고, 상기 산화막 패턴(26a)을 포함한 반도체 기판(21)의 전면에 제 3 폴리 실리콘을 증착하고, 상기 제 3 폴리 실리콘의 전면에 에치백공정을 실시하여 상기 산화막 패턴(26a) 및 제 2 폴리 실리콘 패턴(25a)의 양측면에 제 3 폴리 실리콘 측벽(28)을 형성한다.

도 2f에 도시한 바와 같이, 상기 제 3 폴리 실리콘 측벽(28)을 포함한 반도체 기판(21)의 전면에 질화막(29)을 증착하고, 상기 질화막(29)상에 제 2 포토레지스트(30)를 도포한 후, 노광 및 현상공정을 상기 산화막 패턴(26a) 상부만 오픈되도록 상기 제 2 포토레지스트(30)를 패터닝한다.

도 2g에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(30)를 마스크로 이용하여 상기 질화막(29)을 선택적으로 제거하여 상기 산화막 패턴(26a)의 표면을 노출시킨다.

이어, 상기 제 2 포토레지스트(30) 및 질화막(29)을 마스크로 이용하여 상기 산화막 패턴(26a)을 습식식각으로 제거한다.

도 2h에 도시한 바와 같이, 상기 제 2 포토레지스트(30) 및 질화막(29)을 제거함으로써 커패시터의 스토리지노드를 형성한다.

여기서 상기 스토리지노드는 제 3 폴리 실리콘 측벽(28)과 제 2 폴리 실리콘 패턴(25a)이다.

한편, 이후공정은 도면에 도시하지 않았지만 상기 스토리지노드를 포함한 반도체 기판(21)의 전면에 유전체막과 플레이트 전극용 제 4 폴리 실리콘층을 형성하여 커패시터를 완성한다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 커패시터 제조방법에 있어서 ILD층상에 질화막을 증착하여 산화막 습식식각시 질화막에 의해 ILD층의 식각을 방지함으로써 커패시터의 균형을 잡아주기 때문에 커패시터의 불균형에 의한 이물 소스의 문제점을 해결할 수 있는 효과가 있다.

Claims (2)

1. 반도체 기판상에 ILD층을 형성하고 상기 ILD층을 선택적으로 제거하여 콘택홀을 형성하는 단계;

   상기 콘택홀 내부에 플러그를 형성하는 단계;

   상기 플러그 및 그에 인접한 ILD층상에 제 1 전도층 및 제 1 절연막을 형성하는 단계;

   상기 제 1 절연막 및 제 1 전도층의 양측면에 제 2 전도층 측벽을 형성하는 단계;

   상기 제 2 전도층을 측벽을 포함한 반도체 기판의 전면에 상기 제 1 절연막과 식각선택비가 다른 제 2 절연막을 형성하는 단계;

   상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 절연막의 표면을 노출시키는 단계;

   상기 제 1 절연막을 제거하는 단계; 그리고

   상기 제 2 절연막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
2. 제 1 항에 있어서,

   상기 제 1 절연막은 산화막, 상기 제 2 절연막은 질화막으로 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.