KR100249177B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 셀부와 주변회로부의 단차를 제거하여 이후 배선공정의 불량을 방지하도록 한 반도체 소자의 제조방법에 관한 것으로서, 셀부와 주변회로부로 나누어진 기판에 게이트 전극과 소오스/드레인영역으로 이루어진 복수개의 트랜지스터를 형성하는 단계와, 상기 셀부에 커패시터가 형성될 영역을 정의하는 단계와, 상기 커패시터가 형성될 영역에 제 1 전도층 패턴을 형성하는 단계와, 상기 제 1 도전층 패턴에 소정깊이로 트랜치를 형성하는 단계와, 상기 트랜치 부분의 제 1 전도층 패턴 표면이 소정부분 노출되도록 콘택홀을 갖는 제 1 절연막을 기판의 전면에 형성하는 단계와, 상기 콘택홀을 포함한 기판의 전면에 제 2 전도층을 형성하고 상기 트랜치 내부에만 남도록 제 2 전도층 패턴을 형성하는 단계와, 그리고 상기 제 1 절연막을 제거하고 상기 제 1 전도층 패턴 및 제 2 전도층 패턴의 전면에 유전체막 및 제 3 전도층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 셀부와 주변회로부의 단차를 제거하는데 적당한 반도체 소자의 제조방법에 관한 것이다.

일반적으로 반도체 소자의 발전에 따라 하나의 반도체 칩상에 높은 집적도로서 많은 소자들을 집적시키는 작업이 활발하게 진행되어 오고 있다.

특히, DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자의 크기를 최소로 하기 위해 여러 가지 다양한 셀구조가 제안되어 왔다.

고집적화를 위해 칩상에서 차지하는 면적을 최소화시킨다는 관점에서 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성하는 것이 바람직하다.

이와 같이 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭트랜지스터)에 연결되는 커패시터의 스토리지노드(Storage Node)에 저장된다.

따라서 반도체 메모리 장치의 고집적화로 인해 메모리셀 크기가 작아지게 되면 이에 따라 커패시터 크기도 작아지게 되므로 스토리지노드에 저장할 수 있는 신호전하의 수도 감소하게 된다.

그러므로 원하는 신호를 오동작하는 일없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량 확보를 위해 메모리셀의 커패시터 스토리지노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.

따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 면적을 가져야만 한다.

이와 같이 커패시터 스토리지노드의 표면적을 증대시키기 위해 여러 가지 방법들이 제안되어 왔다.

즉, 커패시터 스토리지노드 표면적을 증대시켜 커패시터 용량을 최대화시킬 수 있는 방법으로, 현재까지 핀(Pin)구조, 실린더(Cylinder)구조, 박스(Box)구조 등과 같은 다양한 3차원 구조의 커패시터가 제안되었다.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1h는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와같이 셀부와 주변회로부의 두 영역으로 나누어진 반도체 기판(11)이 필드 산화막(13)에 의해 활성(Active)영역과 소자격리 영역으로 구분된 반도체 기판(11)의 웰 영역(12)상에 게이트 절연막(14)을 형성한다.

이어, 상기 반도체 기판(11)의 전면에 게이트 형성을 위한 폴리 실리콘층을 증착한다.

그리고 포토리소그래피 공정으로 상기 폴리 실리콘층을 패터닝하여 게이트 전극(15)을 형성한다.

이어, 상기 게이트 전극(15)의 양측면에 절연막 측벽(16)을 형성하여 게이트 전극(15)을 절연시킨다.

그리고 상기 게이트 전극(15) 및 절연막 측벽(16)을 마스크로 이용하여 상기 반도체 기판(11)의 노출된 활성영역에 소오스/드레인 영역을 형성하기 위한 n+불순물(또는 p+)을 도핑하여 불순물 확산영역(17)을 형성한다.

도 1b에 도시한 바와같이 전면에 제 1 HLD막(18)을 형성하고, 상기 제 1 HLD막(18)상에 질화막(19)을 형성한다.

이어, 상기 질화막(19)상에 제 2 HLD막(20)을 형성하고, 상기 제 2 HLD막(20)상에 제 1 감광막(21)을 도포한 후, 노광 및 현상공정으로 패터닝한다.

도 1c에 도시한 바와같이 상기 패터닝된 제 1 감광막(21)을 마스크로 이용하여 셀부의 상기 제 2 HLD막(20), 질화막(19), 제 1 HLD막(18)을 선택적으로 제거하여 불순물 확산영역(17)이 형성된 반도체 기판(11)의 표면을 노출시킨다.

도 1d에 도시한 바와같이 상기 제 1 감광막(21)을 제거하고, 상기 반도체 기판(11)의 전면에 제 1 비정질 실리콘층(22)을 형성한다.

이어, 상기 제 1 비정질 실리콘층(22)상에 제 3 HLD막(23)을 형성한다.

그리고 상기 제 3 HLD막(23)상에 제 2 감광막(24)을 도포한 후, 노광 및 현상공정으로 커패시터가 형성될 셀부의 일정영역 및 주변회로부상에만 남도록 패터닝한다.

이어, 상기 패터닝된 제 2 감광막(24)을 마스크로 이용하여 상기 제 3 HLD막(23)을 선택적으로 제거하여 상기 제 1 비정질 실리콘층(22)의 표면을 일부분 노출시킨다.

도 1e에 도시한 바와같이 상기 제 2 감광막(24)을 제거하고, 상기 반도체 기판(11)의 전면에 제 2 비정질 실리콘층(25)을 형성한다.

이어, 상기 제 2 비정질 실리콘층(25)상에 제 3 감광막(26)을 도포한 후, 노광 및 현상공정으로 셀부의 일정영역상에만 남도록 패터닝한다.

도 1f에 도시한 바와같이 상기 패터닝된 제 3 감광막(26)을 마스크로 이용하여 상기 질화막(19)의 표면이 노출되도록 상기 제 2 비정질 실리콘층(25), 제 3 HLD막(23), 제 1 비정질 실리콘층(22), 제 2 HLD막(20)을 선택적으로 건식식각한다.

이어, 상기 잔존하는 제 3 HLD막(23), 제 2 HLD막(20)을 습식식각(Wet Etch)으로 제거하여 스택(Stack)구조의 핀(Pin) 커패시터의 스토리지노드를 형성한다.

도 1g에 도시한 바와같이 상기 제 3 감광막(26)을 제거하고, 전면에 유전체막(27)과 비정질 실리콘층을 증착하여 플레이트층(28)을 형성한다.

이어, 상기 플레이트층(28)상에 제 4 감광막(29)을 도포한 후, 노광 및 현상공정으로 패터닝한다.

그리고 상기 패터닝된 제 4 감광막(29)을 마스크로 이용하여 상기 플레이트층(28) 및 유전체막(27)을 선택적으로 제거하고, 계속해서 상기 질화막(19) 및 제 1 HLD막(18)을 선택적으로 제거하여 상기 불순물 확산영역(17)이 형성된 반도체 기판(11) 표면의 일부를 노출시킨다.

도 1h에 도시한 바와같이 상기 제 4 감광막(29)을 제거하고, 상기 반도체 기판(11)의 전면에 제 4 HLD막(30) 및 BPSG(BoronPhosphorusSilicate Glass)층(31)을 차례로 형성한다.

이후 공정은 도시하지 않았지만, 계속해서 배선공정을 실시한다.

그러나 이와같은 종래 기술의 반도체 소자의 제조방법에 있어서 셀부의 커패시터 제조에 필요한 커패시터의 증착두께 만큼 셀부와 주변회로부의 단차가 발생하여 배선공정시 평탄도에 기인된 배선의 불량이 발생하는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 셀부와 주변회로부의 단차를 없앨 수 있도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

51 : 반도체 기판 52 : 웰

53 : 필드 산화막 54 : 게이트 절연막

55 : 게이트 전극 56 : 절연막 측벽

57 : 불순물 확산영역 58 : 제 1 폴리 실리콘 패턴

59 : 제 1 포토레지스트 60 : 트랜치

61 : 산화막 62 : 제 2 포토레지스트

63 : 콘택홀 64 : 제 2 폴리 실리콘층

65 : 질화막 66 : 제 3 폴리 실리콘층

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 셀부와 주변회로부로 나누어진 기판에 게이트 전극과 소오스/드레인영역으로 이루어진 복수개의 트랜지스터를 형성하는 단계와, 상기 셀부에 커패시터가 형성될 영역을 정의하는 단계와, 상기 커패시터가 형성될 영역에 제 1 전도층 패턴을 형성하는 단계와, 상기 제 1 도전층 패턴에 소정깊이로 트랜치를 형성하는 단계와, 상기 트랜치 부분의 제 1 전도층 패턴 표면이 소정부분 노출되도록 콘택홀을 갖는 제 1 절연막을 기판의 전면에 형성하는 단계와, 상기 콘택홀을 포함한 기판의 전면에 제 2 전도층을 형성하고 상기 트랜치 내부에만 남도록 제 2 전도층 패턴을 형성하는 단계와, 그리고 상기 제 1 절연막을 제거하고 상기 제 1 전도층 패턴 및 제 2 전도층 패턴의 전면에 유전체막 및 제 3 전도층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와같이 셀부와 주변회로부의 두 영역으로 나누어진 반도체 기판(51)이 필드 산화막(53)에 의해 활성(Active)영역과 소자격리 영역으로 구분된 반도체 기판(51)의 웰 영역(52)상에 게이트 절연막(54)을 형성한다.

이어, 상기 반도체 기판(51)의 전면에 게이트 형성을 위한 폴리 실리콘층을 증착한다.

그리고 포토리소그래피 공정으로 상기 폴리 실리콘층을 패터닝하여 게이트 전극(55)을 형성한다.

이어, 상기 게이트 전극(55)의 양측면에 절연막 측벽(56)을 형성하여 게이트 전극(55)을 절연시킨다.

그리고 상기 게이트 전극(55) 및 절연막 측벽(56)을 마스크로 이용하여 상기 반도체 기판(51)의 노출된 활성영역에 소오스/드레인 영역을 형성하기 위한 n+불순물(또는 p+)을 도핑하여 불순물 확산영역(57)을 형성한다.

도 2b에 도시한 바와같이 반도체 기판(51)의 전면에 제 1 폴리 실리콘층을 형성하고, 사진석판술 및 식각공정으로 상기 셀부에 커패시터가 형성될 영역에만 남도록 상기 제 1 폴리 실리콘층을 선택적으로 제거하여 상기 게이트 전극(55) 두께로 제 1 폴리 실리콘 패턴(58)을 형성한다.

이후 공정은 도 2b의 A 부분을 확대하여 셀부에 커패시터를 형성하는 공정을 진행한다.

도 2c에 도시한 바와같이 상기 반도체 기판(51)상에 제 1 폴리 실리콘 패턴(58)을 형성하고, 상기 제 1 폴리 실리콘 패턴(58)을 포함한 반도체 기판(51)의 전면에 제 1 포토레지스트(59)를 도포한 후, 노광 및 현상공정으로 패터닝한다.

이어, 상기 패터닝된 제 1 포토레지스트(59)를 마스크로 이용하여 상기 제 1 폴리 실리콘 패턴(58)을 선택적으로 식각하여 소정깊이를 갖는 트랜치(60)를 형성한다.

도 2d에 도시한 바와같이 상기 제 1 포토레지스트(59)를 제거하고, 상기 트랜치(60)를 포함한 반도체 기판(51)의 전면에 산화막(61)을 형성하고, 상기 산화막(61)상에 제 2 포토레지스트(62)를 도포한 후, 노광 및 현상공정으로 패터닝한다.

그리고 상기 패터닝된 제 2 포토레지스트(62)를 마스크로 이용하여 상기 트랜치(60) 영역의 제 1 폴리 실리콘 패턴(58) 표면이 소정부분 노출되도록 선택적으로 식각하여 콘택홀(63)을 형성한다.

도 2e에 도시한 바와같이 상기 제 2 포토레지스트(62)를 제거하고, 상기 콘택홀(63)을 포함한 반도체 기판(51)의 전면에 제 2 폴리 실리콘층(64)을 형성한다.

도 2f에 도시한 바와같이 상기 제 2 폴리 실리콘층(64)에 에치백이나 CMP 공정을 행하여 상기 트랜치(60)의 내부에만 남도록 제 2 폴리 실리콘 패턴(64a)을 형성한다.

여기서 상기 제 1 폴리 실리콘 패턴(58)과 제 2 폴리 실리콘 패턴(64a)은 커패시터의 스토리지노드이다.

이어, 상기 산화막(61)을 습식식각으로 제거한다.

도 2g에 도시한 바와같이 상기 제 1 폴리 실리콘 패턴(58) 및 제 2 폴리 실리콘 패턴(64a)을 포함한 반도체 기판(51)의 전면에 유전체막으로 질화막(65)을 형성하고, 상기 질화막상에 커패시터의 플레이트 전극용 제 3 폴리 실리콘층(66)을 형성한다.

이어, 도면에는 도시하지 않았지만 커패시터를 포함한 전면에 HLD막 및 BPSG층을 형성하고 배선공정을 진행한다.

이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 셀부의 커패시터를 트랜지스터의 게이트 두께로 형성함으로써 셀부와 주변회로부의 단차를 제거하여 이후 배선공정에서 배선의 불량을 방지할 수 있는 효과가 있다.

Claims (2)

1. 셀부와 주변회로부로 나누어진 기판에 게이트 전극과 소오스/드레인영역으로 이루어진 복수개의 트랜지스터를 형성하는 단계;

   상기 셀부에 커패시터가 형성될 영역을 정의하는 단계;

   상기 커패시터가 형성될 영역에 제 1 전도층 패턴을 형성하는 단계;

   상기 제 1 도전층 패턴에 소정깊이로 트랜치를 형성하는 단계;

   상기 트랜치 부분의 제 1 전도층 패턴 표면이 소정부분 노출되도록 콘택홀을 갖는 제 1 절연막을 기판의 전면에 형성하는 단계;

   상기 콘택홀을 포함한 기판의 전면에 제 2 전도층을 형성하고 상기 트랜치 내부에만 남도록 제 2 전도층 패턴을 형성하는 단계;

   상기 제 1 절연막을 제거하고 상기 제 1 전도층 패턴 및 제 2 전도층 패턴의 전면에 유전체막 및 제 3 전도층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 제 1 도전층 패턴은 상기 게이트 전극 두께로 형성함을 특징으로 하는 반도체 소자의 제조방법.

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