KR19990000438A - 반도체소자의 커패시터 제조방법 - Google Patents

반도체소자의 커패시터 제조방법 Download PDF

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Abstract

반도체 소자에 관한 것으로 특히, 공정단순화와 신뢰도 향상에 적당한 반도체소자의 커패시터(capacitor) 제조방법에 관한 것이다. 이와 같은 본 발명 반도체 소자의 커패시터 제조방법은 반도체기판상에 제 1 절연막을 형성하고, 상기 제 1 절연막을 선택적으로 식각하여 노드 콘택홀과 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀과 상기 비트라인 콘택홀에 인접한 제 1 절연막상에 비트라인과, 상기 비트라인상에 실리사이드막과, 상기 실리사이드막상에 제 2 절연막을 형성하고, 상기 노드 콘택홀내에 플러그를 형성하는 단계, 상기 제 1 및 제 2 절연막과 플러그를 포함한 기판 전면에 제 3 절연막을 형성하는 단계, 상기 비트라인 상부의 상기 제 3 절연막 측면으로부터 확장되는 제 4 절연막을 형성하는 단계, 상기 제 3 및 제 4 절연막 전면에 제 5 절연막을 형성하는 단계, 상기 제 5 절연막을 전면에 감광막을 도포한후 플러그 형성영역 상층면을 포함한 플러그 상층면에 인접한 상기 제 5 절연막상의 감광막을 선택적으로 패터닝하는 단계, 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 제 5 절연막을 선택적으로 제거하는 단계, 상기 제 4 절연막을 습식식각공정으로 제거하여 제 3 절연막을 노출시키는 단계, 상기 제 3 절연막을 선택적으로 제거하여 플러그를 노출시키는 단계, 상기 플러그 및 제 4 절연막을 포함한 제 5 절연막 전면에 제 1 전도층과 제 6 절연막을 형성하는 단계, 상기 제 6 절연막과 제 1 전도층을 커패시터 형성영역에만 남도록 패터닝하는 단계, 상기 제 6 절연막 및 제 1 전도층 측면에 제 2 전도층을 형성하여 스토리지 노드를 구성시키는 단계, 상기 제 6 절연막을 제거하는 단계;
상기 스토리지 노드 표면에 유전막을 형성하는 단계, 상기 유전막 전면에 플레이트 노드를 형성하는 단계를 포함한다.

Description

반도체소자의 커패시터 제조방법
본 발명은 반도체소자의 커패시터에 관한 것으로 특히, 64M 디램(DRAM : Dynamic Random Access Memory)급 이상 고집적 디램의 공정단순화와 신뢰도를 향상하기에 적당한 반도체소자의 커패시터 제조방법에 관한 것이다.
반도체소자의 발전에 따라 하나의 반도체 칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되고 있다.
특히 DRAM(Dynamic Random Access Memory)의 메모리셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.
일반적으로 DRAM 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 이와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다. 따라서 반도체 메모리 소자의 고집적화로 인해 메모리셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다. 그러므로 원하는 신호를 오동작 하는 일 없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.
따라서 메모리셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체기판의 제한된 영역내에 상대적으로 큰 표면적을 가져야 한다. 그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 실린더 구조 등을 이용하게 되었다.
이하에서, 첨부된 도면을 참조하여 종래 반도체소자의 커패시터 제조방법을 설명하기로 한다.
도 1a 내지 도 1l은 종래 반도체소자의 커패시터 제조공정을 보여주는 단면도들이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)의 소정영역에 통상의 공정으로 필드산화막(2)을 형성하여 활성영역(active region)과 격리영역(field region)을 정의하고, 상기 활성영역으로 정의된 반도체기판(1)의 소정영역에 소정간격을 갖는 게이트 전극(3a)(3b)을 형성한다. 이어서, 상기 게이트 전극(3a)(3b)의 상면 및 측면에 산화막(4)을 형성한다. 그다음, 상기 게이트 전극(3a)(3b)을 포함한 반도체기판(1) 전면에 제 1 BPSG(BoroPhosphorSilicate Glass)층(5)을 형성한후 평탄화를 위하여 열처리한다. 이어서, 상기 제 1 BPSG층(5)이 일정높이가 될 때 까지 에치백(etch back)공정을 실시한후 상기 제 1 BPSG층(5)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 비트라인 콘택홀(6)을 형성한다.
도 1b에 나타낸 바와 같이, 상기 노드 콘택홀(6)을 포함한 제 1 BPSG층(5) 전면에 폴리실리콘층(7)을 형성한후 상기 폴리실리콘층(7)전면에 WSi2막(8)을 형성한후 상기 WSi2막(8)상에 감광막(PR1)을 도포한 다음 노광 및 현상공정으로 비트라인 형성영역을 정의하여 상기 감광막(PR1)을 패터닝한다.
도 1c에 나타낸 바와 같이, 상기 패터닝된 감광막(PR1)을 마스크로 이용한 식각공정으로 상기 WSi2막(8)과 폴리실리콘층(7)을 선택적으로 제거하여 비트라인(7a)을 형성한다. 그다음, 감광막(PR1)을 제거한다.
도 1d에 나타낸 바와 같이, 상기 WSi2막(8)을 포함한 제 1 BPSGcmd(5) 전면에 제 1 HLD(High Temperature Low Pressure Dielectric)층(9)을 형성한다.
도 1e에 나타낸 바와 같이, 상기 제 1 HLD층(9)표면에 질화막(10)을 형성한다. 이어서, 상기 질화막(10)전면에 제 2 BPSG층(11)을 형성한후 평탄화를 위하여 열처리공정 및 에치백공정을 실시한다. 그다음, 상기 제 2 BPSG층(11) 전면에 제 2 HLD층(12)을 형성한다음 상기 제 2HLD층(12)상에 감광막(PR2)을 도포한후 노광 및 현상공정으로 노드 콘택홀 형성영역을 정의하여 감광막(PR2)을 패터닝한다. 이때, 상기 질화막(10)은 100∼200Å정도의 두께로 형성한다.
도 1f에 나타낸 바와 같이, 상기 패터닝된 감광막(PR2)을 마스크로 이용한 식각공정으로 상기 제 2 HLD층(12), 제 2 BPSG층(11), 질화막(10), 제 1 HLD층(9) 및 제 1 BPSG층(5)을 선택적으로 제거하여 노드 콘택홀(13)을 형성한다. 이어서, 상기 감광막(PR2)을 제거한다. 이때, 도면상에 도시하지 않았지만 상기 노드 콘택홀(13)이 형성되어 노출된 반도체기판(1)에는 소오스/드레인으로 사용할 불순물 확산영역이 형성되어 있다.
도 1g에 나타낸 바와 같이, 상기 노드 콘택홀(13)내의 상기 제 2 HLD층(12), 제 2 BPSG층(11), 질화막(10), 제 1 HLD층(9) 및 제 1 BPSG층(5)의 측면에 질화막을 사용하여 측벽 스페이서(14)를 형성한다.
도 1h에 나타낸 바와 같이, 상기 노드 콘택홀(13)을 포함한 제 2 HLD층(12)전면에 제 1 스토리지 노드 폴리실리콘층(15)을 형성한 다음 상기 제 1 스토리지 노드 폴리실리콘층(15)상에 USG(Undoped Silicate Glass)층(16)을 형성한다. 이어서, 상기 USG층(16)상에 감광막(PR3)을 도포하고 노광 및 현상공정으로 커패시터 형성영역을 정의하여 상기 감광막(PR3)을 패터닝한다.
도 1i에 나타낸 바와 같이, 상기 패터닝된 감광막(PR3)을 마스크로 이용한 식각공정으로 상기 USG층(16) 및 제 1 스토리지 노드 폴리실리콘층(15)을 선택적으로 제거하여 커패시터로 사용할 부분만 남긴다. 그다음, 상기 감광막(PR3)을 제거한다. 이어서, 상기 USG층(16)을 포함한 제 2 HLD층(12)상에 제 2 스토리지 노드 폴리실리콘층(17)을 형성한다.
도 1j에 나타낸 바와 같이, 상기 제 2 스토리지 노드 폴리실리콘층(17)을 에치백공정을 이용하여 USG층(16)과 제 1 스토리지 노드 폴리실리콘층(15)의 측면에 필라(Pillar) 형상의 제 2 스토리지 노드 폴리실리콘층(17)을 형성하여 제 1 및 제 2 스토리지 노드 폴리실리콘층(15)(17)으로 이루어진 스토리지 노드(18)를 완성한다.
도 1k에 나타낸 바와 같이, 상기 USG층(16), 제 2 HLD층(12) 및 제 2 BPSG층(11)을 습식식각법을 사용하여 제거한다.
도 1l에 나타낸 바와 같이, 상기 스토리지 노드(18)의 표면에 유전막(19)을 형성하고, 상기 유전막(19)전면에 플레이트 노드(20)를 형성한다.
종래 반도체소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 노드 콘택홀을 형성하기 위한 공정시 제 1 및 제 2 BPSG층과, 제 1 및 제 2 HLD층에 대한 식각공정을 필요로하는데 이때, 상기 제 1 및 제 2 BPSG와 제 1 및 제 2 HLD층에 대한 노드 콘택홀의 깊이가 깊을 뿐 아니라, 형성하고자 하는 노드 콘택홀의 크기(CD : Critical Dimension)는 반도체소자의 고집적화에 부응하도록 작기 때문에 노드 콘택홀 형성공정의 불량요인으로 작용하며 특히, 노드 콘택홀이 기판까지 형성되지 않고 식각이 멈추는 소프트 콘택 현상이 발생하는등 반도체소자의 신뢰도를 저하시켰다.
둘째, 노드 콘택홀의 측면에 질화막을 사용하여 측벽을 형성하는 공정시 노드 콘택홀의 종횡비(aspect ratio)가 크므로 측벽이 불완전하게 형성될 수 있고, 스토리지 노드의 커패시턴스를 증가하기 위해 플로팅(floating)형 스토리지 노드를 사용하므로 세정 등의 공정에서 스토리지 노드 패턴의 유실이 발생할 수 있었다.
셋째, 커패시턴스를 증가시키기 위하여 형성한 필라 형상의 스토리지 노드로 인해 셀(cell)부와 주변(peri)회로부간의 단차가 심해 후속공정을 진행하는 도중 촛점심도(DOF : Depth Of Focus)의 문제나, 식각잔류물등이 남는 등의 문제가 발생할 수 있다.
본 발명은 상기한 바와 같은 종래 반도체소자의 커패시터 제조방법의 문제점을 해결하기 위하여 안출한 것으로, 노드 콘택홀상에 형성하는 스토리지 노드의 노드 콘택홀 측면 하부에 절연막을 형성하여 신뢰도를 향상시키고 공정단순화에 적당한 반도체소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1l은 종래 반도체소자의 커패시터 제조공정을 보여주는 단면도들
도 2a 내지 도 2j는 본 발명 반도체소자의 커패시터 제조공정을 보여주는 단면도들
도면의 주요부분에 대한 부호의 설명
30 : 반도체기판 31 : 필드산화막
32 : 게이트 전극 33 : 산화막
34 : 제 1 절연막 35 : 노드 콘택홀
36 : 비트라인 콘택홀 37a : 비트라인
37b : 플러그 38 : 실리사이드막
39 : 제 2 절연막 40 : 제 3 절연막
41 : 제 4 절연막 42 : 제 5 절연막
43 : 제 2 도프드 폴리실리콘층 44 : 제 6 절연막
45 : 필라 46 : 스토리지 노드
47 : 유전막 48 : 플레이트 노드
본 발명에 따른 반도체소자의 커패시터 제조방법은 반도체기판상에 제 1 절연막을 형성하고, 상기 제 1 절연막을 선택적으로 식각하여 노드 콘택홀과 비트라인 콘택홀을 형성하는 단계, 상기 비트라인 콘택홀과 상기 비트라인 콘택홀에 인접한 제 1 절연막상에 비트라인과, 상기 비트라인상에 실리사이드막과, 상기 실리사이드막상에 제 2 절연막을 형성하고, 상기 노드 콘택홀내에 플러그를 형성하는 단계, 상기 제 1 및 제 2 절연막과 플러그를 포함한 기판 전면에 제 3 절연막을 형성하는 단계, 상기 비트라인 상부의 상기 제 3 절연막 측면으로부터 확장되는 제 4 절연막을 형성하는 단계, 상기 제 3 및 제 4 절연막 전면에 제 5 절연막을 형성하는 단계, 상기 제 5 절연막을 전면에 감광막을 도포한후 플러그 형성영역 상층면을 포함한 플러그 상층면에 인접한 상기 제 5 절연막상의 감광막을 선택적으로 패터닝하는 단계, 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 제 5 절연막을 선택적으로 제거하는 단계, 상기 제 4 절연막을 습식식각공정으로 제거하여 제 3 절연막을 노출시키는 단계, 상기 제 3 절연막을 선택적으로 제거하여 플러그를 노출시키는 단계, 상기 플러그 및 제 4 절연막을 포함한 제 5 절연막 전면에 제 1 전도층과 제 6 절연막을 형성하는 단계, 상기 제 6 절연막과 제 1 전도층을 커패시터 형성영역에만 남도록 패터닝하는 단계, 상기 제 6 절연막 및 제 1 전도층 측면에 제 2 전도층을 형성하여 스토리지 노드를 구성시키는 단계, 상기 제 6 절연막을 제거하는 단계;
상기 스토리지 노드 표면에 유전막을 형성하는 단계, 상기 유전막 전면에 플레이트 노드를 형성하는 단계를 포함한다.
이와 같은, 본 발명 반도체소자의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2j는 본 발명 반도체소자의 커패시터 제조공정을 보여주는 단면도들이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(30)의 소정영역에 통상의 공정으로 필드산화막(31)을 형성하여 활성영역(active region)과 격리영역(field region)을 정의하고, 상기 활성영역으로 정의된 반도체기판(30)의 소정영역에 소정간격을 갖도록 게이트 전극(32a)(32b)을 형성한다. 이어서, 상기 게이트 전극(32a)(32b)의 상면 및 측면에 산화막(33)을 형성한다. 그다음, 상기 게이트 전극(32a)(32b)을 포함한 반도체기판(30) 전면에 제 1 절연막(34)을 형성한후 평탄화공정을 실시한다. 이어서, 상기 제 1 절연막(34)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 노드 콘택홀(35)과 비트라인 콘택홀(36)을 형성한다. 이때, 상기 제 1 절연막(34)은 평탄화를 위하여 유동성의 절연막을 사용하여 형성하며, 바람직하게는 산화물인 BPSG(BoroPhosphorSilicate Glass)를 사용하여 형성한다. 그리고, 상기 평탄화공정은 제 1 절연막(34)을 형성한후 열처리(anneal)공정과 에치백공정을 포함한다. 그리고, 상기 비트라인 콘택홀(36)은 게이트 전극(32a)(32b)사이에서 반도체기판(30)이 노출되도록 형성하며, 상기 노드 콘택홀(35)은 각 게이트 전극(32a)(32b)과 각 게이트 전극(32a)(32b)의 일측면에 형성된 필드산화막(31)사이에서 반도체기판(30)이 노출되도록 형성한다.
도 2b에 나타낸 바와 같이, 상기 노드 콘택홀(35) 및 비트라인 콘택홀(36)을 포함한 제 1 절연막(34) 전면에 제 1 도프드(doped)폴리실리콘층(37)을 형성한후 상기 제 1 도프드 폴리실리콘층(37)전면에 실리사이드막(38)과 제 2 절연막(39)을 차례로 형성한다. 그다음, 상기 제 2 절연막(39)상에 감광막(PR30)을 도포한다음 노광 및 현상공정으로 비트라인 형성영역을 정의하여 상기 감광막(PR30)을 패터닝한다. 이때, 상기 실리사이드막(38)은 실리사이드 조성이 가능한 물질인 고융점금속(refractory metal)을 사용하여 WSi2, TiSi2, TaSi2및 CoSi2중 어느하나로 형성하며, 상기 제 2 절연막(39)은 HLD(High Temperature Low Pressure Dielectric)로 형성한다. 그리고 상기 비트라인 형성영역은 비트라인 콘택홀(36)을 포함한 비트라인 콘택홀(36)에 인접한 제 1 절연막(34)의 상면으로 정의한다.
도 2c에 나타낸 바와 같이, 상기 패터닝된 감광막(PR30)을 마스크로 이용한 식각공정으로 상기 제 2 절연막(39), 실리사이드막(38) 및 제 1 도프드 폴리실리콘층(37)을 선택적으로 제거하여 비트라인(37a)을 형성한다. 이때, 상기 노드 콘택홀(35)내의 제 1 도프드 폴리실리콘층(37)을 잔류시켜 플러그(37b)를 형성한다. 즉, 상기 감광막(PR30)하부의 제 1 도프드 폴리실리콘층(37)을 제외한 제 1 도프드 폴리실리콘층(37)을 전부 제거하는 것이 아니라, 노드 콘택홀(35)내에 형성된 제 1 도프드 폴리실리콘층(37)을 소정높이로 잔류시켜 플러그(37b)를 형성하는 것이다. 이때, 상기 플러그(37b)는 제 1 절연막(34)의 상층면과 동일한 높이로 형성하거나 그 보다 낮은 높이로 형성한다.
도 2d에 나타낸 바와 같이, 상기 감광막(PR30)을 제거한후 상기 플러그(37b) 및 제 2 절연막(39)을 포함한 제 1 절연막(34)전면에 제 3 절연막(40)을 형성한다. 이때, 상기 제 3 절연막(40)은 질화막으로 형성한다. 그리고, 상기 제 3 절연막(40)은 300∼1000Å의 두께로 형성한다.
도 2e에 나타낸 바와 같이, 상기 제 3 절연막(40)상에 제 4 절연막(41)을 형성한후 열처리공정을 실시한다. 그다음, 상기 비트라인(37a)상층의 제 3 절연막(40) 상면이 노출될 때 까지 상기 제 4 절연막(41)을 에치백한다. 이어서, 상기 제 3 절연막(40) 및 제 4 절연막(41)전면에 제 5 절연막(42)을 형성한후 상기 제 5 절연막(42)상에 감광막(PR31)을 도포한다. 그다음, 노광 및 현상공정으로 상기 플러그(37b)형성영역의 상층면을 포함한 플러그(37b) 상층면에 인접한 제 5 절연막(42)상의 감광막(PR31)을 선택적으로 제거한다. 그리고, 상기 감광막(PR31)이 제거되는 부분을 상세히 설명하면 플러그(37b)의 일측인 게이트 전극(32a)(32b)으로는 게이트전극(32a)(32b)의 상층면에서 단차를 갖기 시작하는 제 3 절연막(40)의 상층까지이고, 상기 플러그(37b)의 타측인 필드산화막(31)으로는 플러그(37b)에서 게이트 전극(32a)(32b)방향으로 제거된 범위만큼 대응되는 거리이다. 이때, 상기 제 4 절연막(41)은 산화막인 BPSG로 형성하고, 제 5 절연막(42)은 제 4 절연막(41)과 식각선택비가 다른 물질을 사용하며, 바람직하게는 질화막을 사용하여 형성한다.
도 2f에 나타낸 바와 같이, 상기 선택적으로 현상된 감광막(PR2)을 마스크로 이용한 식각공정으로 상기 제 5 절연막(42)을 선택적으로 제거한다음, 습식식각공정으로 상기 제 3 절연막(40)이 노출될 때 까지 제 4 절연막(41)을 식각한다. 그다음, 상기 노출된 제 3 절연막(40)을 건식식각하여 노드 콘택홀(35)내의 플러그(37b)를 노출시킨다. 이때, 상기 제 4 절연막(41)은 상기 제 2 절연막(39)상층의 제 3 절연막(40) 에지부에서 노드 콘택홀(35)상층의 제 3 절연막(40)상층으로 라운드(Round)지게 형성된다. 이때, 상기 제 3 절연막(40)과 제 4 절연막(41)은 식각선택비가 다르므로 서로의 식각공정에 영향을 미치지 못한다. 그리고, 질화막으로 이루어지는 상기 제 3 절연막(40)의 두께를 종래의 질화막보다 두껍게 형성하였기 때문에 에치스토퍼로서의 신뢰성 또한 확보할 수 있다.
도 2g에 나타낸 바와 같이, 상기 감광막(PR31)을 제거한다. 그다음, 상기 플러그(37b) 및 제 4 절연막(41)을 포함한 제 5 절연막(42) 전면에 제 2 도프드 폴리실리콘층(43)을 형성한다. 이어서, 상기 제 2 도프드 폴리실리콘층(43)전면에 제 6 절연막(44)을 형성한후 제 6 절연막(44)상에 감광막(PR32)을 도포하고 노광 및 현상공정으로 커패시터 형성영역을 정의하여 상기 감광막(PR32)을 패터닝한다. 이때, 상기 커패시터 형성영역은 노드 콘택홀(35)의 일측 게이트 전극(32a)(32b)으로는 단차가 높은 제 5 절연막(42)상의 소정영역과, 노드 콘택홀(35)의 타측 격리산화막(31)으로는 그에 대응하는 거리만큼으로 정의한다. 그리고, 상기 제 6 절연막(44)은 USG(Undoped Silicate Glass)로 형성한다.
도 2h에 나타낸 바와 같이, 상기 패터닝된 감광막(PR32)을 마스크로 이용한 식각공정으로 상기 제 6 절연막(44) 및 제 2 도프드 폴리실리콘층(43)을 제 5 절연막(42)의 상층면이 노출될 때 까지 식각한다.
도 2i에 나타낸 바와 같이, 상기 감광막(PR32)을 제거한다. 그다음, 상기 제 5 절연막(42)을 포함한 제 6 절연막(44)전면에 제 3 도프드 폴리실리콘층(45)을 형성한후 에치백하여 상기 제 3 도프드 폴리실리콘층(45)을 제 6 절연막(44) 및 제 2 도프드 폴리실리콘층(43)의 측면에 필라(pillar)형상으로 형성한다. 이때, 상기 필라 형상의 제 3 도프드 폴리실리콘층(45)과 커패시터 형성영역에만 형성된 제 2 도프드 폴리실리콘층(43)으로 이루어지 스토리지 노드(46)형성공정을 완료한다.
도 2j에 나타낸 바와 같이, 상기 제 6 절연막(44)을 제거한다. 그다음, 상기 스토리지 노드(46)의 표면에 유전막(47)을 형성하고, 상기 유전막(47)전면에 플레이트 노드(48)를 형성한다.
본 발명에 따른 반도체소자의 커패시터 제조방법은 다음과 같은 효과가 있다.
첫째, 노드 콘택홀을 형성하는 공정이 비트라인 콘택홀을 형성하는 공정과 동시에 이루어지므로 생산성 및 수율을 향상시킬수 있다.
둘째, 노드 콘택홀상의 스토리지 노드 형상이 라운드 형상으로 형성되어 동일면적에서 커패시턴스를 향상시킬 수 있고 그로 인해 필라형상의 스토리지 노드의 높이를 낮출 수 있어 메모리 셀부와 주변 회로부간의 단차를 줄여 후속공정을 용이하게 진행할 수 있다.
셋째, 커패시턴스의 증가로 스토리지 노드 하부의 절연막을 제거하지 않아도 되므로 세정공정등으로 인한 스토리지 노드의 유실을 방지할 수 있어 커패시터의 신뢰도를 향상할 수 있다.
넷째, 노드 콘택홀을 깊이가 얕아 정확한 노드 콘택홀을 형성할 수 있어 질화막을 사용한 측벽 형성공정을 생략할 수 있으므로 소프트 콘택 현상을 방지할수 있어 공정단순화 및 신뢰도를 향상시킬 수 있다.

Claims (16)

  1. 반도체기판상에 제 1 절연막을 형성하고, 상기 제 1 절연막을 선택적으로 식각하여 노드 콘택홀과 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀과 상기 비트라인 콘택홀에 인접한 제 1 절연막상에 비트라인과, 상기 비트라인상에 실리사이드막과, 상기 실리사이드막상에 제 2 절연막을 형성하고, 상기 노드 콘택홀내에 플러그를 형성하는 단계;
    상기 제 1 및 제 2 절연막과 플러그를 포함한 기판 전면에 제 3 절연막을 형성하는 단계;
    상기 비트라인 상부의 상기 제 3 절연막 측면으로부터 확장되는 제 4 절연막을 형성하는 단계;
    상기 제 3 및 제 4 절연막 전면에 제 5 절연막을 형성하는 단계;
    상기 제 5 절연막을 전면에 감광막을 도포한후 플러그 형성영역 상층면을 포함한 플러그 상층면에 인접한 상기 제 5 절연막상의 감광막을 선택적으로 패터닝하는 단계;
    상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 제 5 절연막을 선택적으로 제거하는 단계;
    상기 제 4 절연막을 습식식각공정으로 제거하여 제 3 절연막을 노출시키는 단계;
    상기 제 3 절연막을 선택적으로 제거하여 플러그를 노출시키는 단계;
    상기 플러그 및 제 4 절연막을 포함한 제 5 절연막 전면에 제 1 전도층과 제 6 절연막을 형성하는 단계;
    상기 제 6 절연막과 제 1 전도층을 커패시터 형성영역에만 남도록 패터닝하는 단계;
    상기 제 6 절연막 및 제 1 전도층 측면에 제 2 전도층을 형성하여 스토리지 노드를 구성시키는 단계;
    상기 제 6 절연막을 제거하는 단계;
    상기 스토리지 노드 표면에 유전막을 형성하는 단계;
    상기 유전막 전면에 플레이트 노드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 비트라인과 플러그는 동일 물질로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  3. 제 2 항에 있어서, 상기 동일 물질은 폴리실리콘으로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  4. 제 1 항에 있어서, 상기 비트라인 콘택홀과 비트라인 콘택홀에 인접한 제 1 절연막상에 상기 비트라인과, 상기 실리사이드막과, 상기 제 2 절연막과, 상기 노드 콘택홀에 플러그를 형성하는 단계는, 상기 비트라인 콘택홀 및 노드 콘택홀을 포함한 제 1 절연막전면에 폴리실리콘층, 실리사이드막, 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막상에 감광막을 도포하고 노광 및 현상공정으로 비트라인 형성영역을 정의하는 단계와, 상기 감광막을 마스크로 이용한 식각공정으로 비트라인 콘택홀 상층으로는 상기 제 2 절연막과, 상기 실리사이드막과, 상기 폴리실리콘층을 선택적으로 제거하여 제 1 절연막의 상면을 노출시키고, 노드 콘택홀에서는 상기 폴리실리콘층을 플러그로 남기는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 및 제 4 절연막은 산화막으로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 절연막은 HLD로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  7. 제 1 항에 있어서, 상기 제 3 및 제 5 절연막은 제 4 절연막과 식각선택비가 다른 물질을 사용하여 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  8. 제 1 항에 있어서, 상기 제 3 및 제 5 절연막은 질화막으로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  9. 제 8 항에 있어서, 상기 제 3 절연막은 300∼1000Å의 두께로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  10. 제 1 항에 있어서, 상기 제 6 절연막은 USG로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  11. 제 4 항에 있어서, 상기 실리사이드막은 WSi2, TiSi2, TaSi2및 CoSi2중 어느하나로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  12. 제 4 항에 있어서, 상기 플러그는 제 1 절연막의 상층면과 동일한 높이로 형성하거나 그 보다 낮은 높이로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  13. 제 1 항에 있어서, 상기 커패시터 형성영역은 노드 콘택홀의 일측 게이트 전극으로는 단차가 높은 제 5 절연막의 소정영역과, 노드 콘택홀을 타측으로는 그에 대응하는 거리만큼인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  14. 제 1 항에 있어서, 상기 제 1 및 제 2 전도층은 폴리실리콘으로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
  15. 제 1 항에 있어서, 상기 제 5 절연막상의 감광막을 선택적으로 패터닝하는 단계는, 상기 플러그의 일측 게이트 전극으로는 게이트 전극의 상층면에서 단차를 갖기 시작하는 제 3 절연막의 상층 까지와, 상기 플러그의 타측 필드산화막으로는 플러그에서 게이트 전극방향으로 제거된 범위만큼 대응되는 거리인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  16. 제 1 항에 있어서, 상기 비트라인 상부의 상기 제 3 절연막 측면으로부터 확장되는 제 4 절연막을 형성하는 단계는, 상기 제 3 절연막 전면에 제 4 절연막을 형성하는 단계와, 상기 제 2 절연막 상층의 제 3 절연막 상면이 노출될 때 까지 상기 제 4 절연막을 에치백하는 단계를 포함하여 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
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