JP2001102450A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001102450A JP28159099A JP28159099A JP2001102450A JP 2001102450 A JP2001102450 A JP 2001102450A JP 28159099 A JP28159099 A JP 28159099A JP 28159099 A JP28159099 A JP 28159099A JP 2001102450 A JP2001102450 A JP 2001102450A
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insulating film
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protective film
forming
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Osamu Koike
理 小池
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Abstract

(57)【要約】 【課題】二層のＢＰＳＧ膜の間に設けられたビット線の
酸化を防止することができる半導体装置およびその製造
方法を提供する。 【解決手段】シリコン基板上に形成された第１のＢＰＳ
Ｇ膜１０９と、この第１のＢＰＳＧ膜１０９上に形成さ
れたビット線１１１と、このビット線１１１および第１
のＢＰＳＧ膜１０９を覆うように形成された第２のＢＰ
ＳＧ膜１１５とを備えたＤＲＡＭにおいて、第１のＢＰ
ＳＧ膜１０９と第２のＢＰＳＧ膜１１５との間に形成さ
れた、ビット線１１１を覆う窒化シリコン膜１１０，１
１４をさらに備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えばキャパシ
タ・オーバー・ビットライン構造等、２層の絶縁膜の間
に配線パターンを設けた構造の半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置およびその製造方法に
ついて、ＣＭＯＳ(Complementary Metal Oxide Semicon
ductor) 構造のＤＲＡＭ(Dynamic Random Access Memor
y)の場合を例に採って説明する。
【０００３】従来、ＤＲＡＭとしては、例えばキャパシ
タ・オーバー・ビットライン構造（以下、「ＣＯＢ構
造」と記す）のものが知られている。これは、キャパシ
タンスをビット線よりも上の層に形成することによっ
て、ＤＲＡＭの集積度の向上等を図ったものである。
【０００４】
【発明が解決しようとする課題】図７は、ＣＯＢ構造の
ＤＲＡＭの要部構成を概略的に示す断面図である。
【０００５】同図において、シリコン基板７００内のｎ
ウェル７０１には、素子形成領域７０２が形成される。
そして、この素子形成領域７０２の表面近傍には、ＭＯ
Ｓトランジスタのソースおよびドレインとなる高濃度不
純物領域７０３が形成され、各高濃度不純物領域７０３
で挟まれた領域がチャネル形成領域７０４となる。この
チャネル形成領域７０４上には、ゲート酸化膜７０５を
介してゲート電極としてのワード線７０６が形成され、
さらに、各ワード線７０６の側面にはサイドウォール７
０７が形成される。そして、ゲート酸化膜７０５、ワー
ド線７０６およびサイドウォール７０７の表面は、ＮＳ
Ｇ(Non Silicate Glass)膜７０８で覆われる。
【０００６】かかるＮＳＧ膜７０８の全面には、第１の
ＢＰＳＧ(Boro-Phospho Silicate Glass )膜７０９が形
成される。そして、この第１のＢＰＳＧ膜７０９上に
は、ビット線７１０が形成される。ここで、このビット
線７１０は、第１のＢＰＳＧ膜７０９にポリシリコン層
７１０ａを堆積し、さらにこのポリシリコン層７１０ａ
上にケイ化タングステン（ＷＳｉX ）層７１０ｂを堆積
した後、これらの各層７１０ａ，７１０ｂを通常のフォ
トリソグラフィー技術等を用いて同時にパターニングす
ることにより形成される。このビット線７１０は、コン
タクトホール７１１内に埋設されたポリシリコン７１２
によって、高濃度不純物領域７０３と接続される。
【０００７】さらに、第１のＢＰＳＧ膜７０９の全面に
は、第２のＢＰＳＧ膜７１３が形成される。そして、こ
の第２のＢＰＳＧ膜７１３の表面には、キャパシタ７１
４が形成される。このキャパシタ７１４は、第２のＢＰ
ＳＧ膜７１３上にポリシリコンからなる電極層７１４ａ
を形成し、続いてこの電極層７１４ａの表面および第２
のＢＰＳＧ膜７１３の表面を覆うようにシリコン窒化膜
からなる絶縁薄膜７１４ｂを堆積し、ヒーリング酸化を
行ってこの絶縁膜の欠陥を取り除いた後、この絶縁薄膜
７１４ｂの全面にポリシリコンからなる電極層７１４ｃ
を堆積することによって形成される。このキャパシタ７
１４は、コンタクトホール７１２内に埋設されたポリシ
リコン７１５によって、高濃度不純物領域７０３と接続
される。
【０００８】なお、上述した電極７１４ｃの表面には、
さらに保護膜等が形成されるが、図７では省略してい
る。
【０００９】このような構造（すなわちＣＯＢ構造）を
採用することにより、ＤＲＡＭの集積度を低下させるこ
となくキャパシタ７１４の面積を大きくすることが可能
となるので、このキャパシタ７１４の静電容量を増大さ
せる上で有効である。すなわち、第１のＢＰＳＧ膜７０
９上にキャパシタ７１４を形成し且つ第２のＢＰＳＧ膜
７１３上にビット線７１０を形成することとすると、キ
ャパシタ７１４の面積を大きくするためにはビット線７
１０と高濃度不純物領域７０３との間に設けられるコン
タクトホール７１１の径を小さくしなければならない
が、この径の微細化には限界があるので集積度向上の妨
げとなる。これに対して、図７に示したように第１のＢ
ＰＳＧ膜７０９上にビット線７１０を形成し且つ第２の
ＢＰＳＧ膜７１３上にキャパシタ７１４を形成する場合
には、キャパシタ７１４の大面積化に際してコンタクト
ホール７１１が障害とならないので、ＤＲＡＭの集積度
を低下させることなくキャパシタ７１４の面積を大きく
することが可能となるのである。
【００１０】その一方で、近年のＤＲＡＭの高集積化の
要請に応えるためには、キャパシタ７１４の面積を大き
くすることによって静電容量を増大させることには限界
がある。このため、キャパシタ７１４の静電容量を増大
させるためには、絶縁薄膜７１４ｂの膜厚を薄くするこ
とが必要となる。
【００１１】しかし、絶縁薄膜７１４ｂの膜厚を薄くす
ると、ＤＲＡＭの製造段階において、以下のような理由
により、ビット線７１０が酸化され易くなるという欠点
があった。
【００１２】上述したように、図７に示したようなＤＲ
ＡＭの製造工程においては、絶縁薄膜７１４ｂとしての
シリコン窒化膜を形成した後で、このシリコン窒化膜の
欠陥を無くすためにヒーリング酸化を行う。
【００１３】ここで、このシリコン窒化膜の膜厚が十分
に厚い場合は、このシリコン窒化膜自体がマスクとして
作用するので、ヒーリング酸化で用いる酸化種がビット
線７１０に達し難くなる。従って、この場合には、ビッ
ト線７１０は酸化され難くなる。
【００１４】一方、絶縁薄膜７１４ｂとしてのシリコン
窒化膜が非常に薄い場合は、マスクとしての効果が低減
されるので、ヒーリング酸化で用いる酸化種がビット線
７１０に到達し易くなり、従って、ビット線７１０が酸
化され易くなる。
【００１５】このような理由により、従来のＤＲＡＭで
は、高集積化を進めるほど、ビット線７１０が酸化され
易くなってしまう。そして、このようなビット線７１０
の酸化は、ＤＲＡＭの歩留まりや信頼性を低下させる原
因となる。
【００１６】なお、このような課題は、ＤＲＡＭに限ら
れるものではなく、二層の絶縁膜の間に配線パターンを
設けた半導体装置であれば常に生じうる課題である。
【００１７】以上説明したような理由により、二層の絶
縁膜の間に設けられた配線パターンの酸化を防止するこ
とができる半導体装置およびその製造方法の登場が嘱望
されていた。
【００１８】
【課題を解決するための手段】（１）第１の発明に係る
半導体装置は、半導体基板上に形成された第１の絶縁膜
と、この第１の絶縁膜上に形成された配線パターンと、
この配線パターンおよび第１の絶縁膜を覆うように形成
された第２の絶縁膜とを備えた半導体装置に関するもの
である。
【００１９】そして、第１の絶縁膜と第２の絶縁膜との
間に形成された、配線パターンを覆う保護膜をさらに備
える。
【００２０】このような構成によれば、保護膜を設けた
ことにより配線パターンの酸化を防止することができ、
且つ、この保護膜を第１の絶縁膜と第２の絶縁膜との間
に形成したことにより配線パターンの位置ずれを防止す
ることができる。
【００２１】（２）第２の発明に係る半導体装置の製造
方法は、半導体基板上に形成された第１の絶縁膜と、こ
の第１の絶縁膜上に形成された配線パターンと、この配
線パターンおよび前記第１の絶縁膜を覆うように形成さ
れた第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶
縁膜との間に形成された前記配線パターンを覆う保護膜
とを備えた半導体装置の製造方法に関するものである。
【００２２】そして、前記半導体基板上に前記第１の絶
縁膜を形成する第１工程と、この第１の絶縁膜上に第１
の保護膜を形成する第２工程と、前記第１の絶縁膜およ
び前記第１の保護膜にコンタクトホールを形成した後、
このコンタクトホールを介して前記半導体基板の表面と
接するように、前記第１の保護膜上に前記配線パターン
を形成する第３工程と、この配線パターンおよび前記第
１の保護膜を覆う第２の保護膜を形成する第４工程と、
この第２の保護膜上に前記第２の絶縁膜を形成する第５
工程とを備える。
【００２３】このような方法によれば、保護膜を設けた
ことにより配線パターンの酸化を防止することができ、
且つ、この保護膜を第１の絶縁膜と第２の絶縁膜との間
に形成したことにより配線パターンの位置ずれを防止す
ることができる。
【００２４】（３）第３の発明に係る半導体装置の製造
方法は、半導体基板上に形成された第１の絶縁膜と、こ
の第１の絶縁膜上に形成された配線パターンと、この配
線パターンおよび前記第１の絶縁膜を覆うように形成さ
れた第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶
縁膜との間に形成された前記配線パターンを覆う保護膜
とを備えた半導体装置の製造方法に関するものである。
【００２５】そして、前記半導体基板上に前記第１の絶
縁膜を形成する第６工程と、この第１の絶縁膜上に第１
の保護膜を形成する第７工程と、前記第１の絶縁膜およ
び前記第１の保護膜にコンタクトホールを形成した後、
このコンタクトホールを介して前記半導体基板の表面と
接するように前記第１の保護膜上に１層または複数層の
導電膜を形成する第８工程と、この導電膜上に第２の保
護膜を形成する第９工程と、前記第１の保護膜、前記導
電膜および前記第２の保護膜を同時にパターニングする
ことにより前記配線パターンとこの配線パターンの底面
保護膜および上面保護膜とを形成する第１０工程と、前
記配線パターンの側面保護膜を形成する第１１工程と、
前記第１の絶縁膜および前記上面保護膜および前記側面
保護膜を覆う前記第２の絶縁膜を形成する第１２工程と
を備える。
【００２６】このような方法によれば、保護膜を設けた
ことにより配線パターンの酸化を防止することができ、
この保護膜を第１の絶縁膜と第２の絶縁膜との間に形成
したことにより配線パターンの位置ずれを防止すること
ができ、且つ、その後の工程で第１の絶縁膜および第２
の絶縁膜を貫通するコンタクトホールを容易に形成する
ことができる。
【００２７】（４）第４の発明にかかる半導体装置の製
造方法は、半導体基板上に形成された第１の絶縁膜と、
この第１の絶縁膜上に形成された配線パターンと、この
配線パターンおよび前記第１の絶縁膜を覆うように形成
された第２の絶縁膜と、前記第１の絶縁膜と前記第２の
絶縁膜との間に形成された前記配線パターンを覆う保護
膜とを備えた半導体装置の製造方法に関するものであ
る。
【００２８】そして、前記半導体基板上に前記第１の絶
縁膜を形成する第１３工程と、この第１の絶縁膜上に第
１の保護膜を形成する第１４工程と、前記第１の絶縁膜
および前記第１の保護膜にコンタクトホールを形成した
後、このコンタクトホールを介して前記半導体基板の表
面と接するように前記第１の保護膜上に１層または複数
層の導電膜を形成する第１５工程と、前記第１の保護膜
および前記導電膜を同時にパターニングすることにより
前記配線パターンとこの配線パターンの底面保護膜とを
形成する第１６工程と、前記配線パターンの上面保護膜
および側面保護膜を形成する第１７工程と、前記第１の
絶縁膜および前記上面保護膜および前記側面保護膜を覆
う前記第２の絶縁膜を形成する第１８工程とを備える。
【００２９】このような方法によれば、保護膜を設けた
ことにより配線パターンの酸化を防止することができ、
この保護膜を第１の絶縁膜と第２の絶縁膜との間に形成
したことにより配線パターンの位置ずれを防止すること
ができ、その後の工程で第１の絶縁膜および第２の絶縁
膜を貫通するコンタクトホールを容易に形成することが
でき、且つ、工程数を減らして製造コストを低減するこ
とができる。
【００３０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００３１】第１の実施の形態 以下、この発明の第１の実施の形態について、ＣＯＢ構
造のＣＭＯＳ型ＤＲＡＭの場合を例に採って、図１およ
び図２を用いて説明する。
【００３２】図１は、この実施の形態に係るＤＲＡＭの
構造を示す概略的断面図である。
【００３３】この実施の形態においても従来のＤＲＡＭ
（図７参照）の場合と同様、シリコン基板１００のｎウ
ェル領域１０１には、素子形成領域１０２が形成されて
いる。また、この素子形成領域１０２の表面近傍には、
ＭＯＳトランジスタのソースおよびドレインとなる高濃
度不純物領域１０３が形成され、各高濃度不純物領域１
０３で挟まれた領域がチャネル形成領域１０４となる。
そして、このチャネル形成領域１０４上には、ゲート酸
化膜１０５を介してゲート電極としてのワード線１０６
が形成されており、さらに、各ワード線１０６の側面に
はサイドウォール１０７が形成されている。また、ゲー
ト酸化膜１０５、ワード線１０６およびサイドウォール
１０７の表面は、ＮＳＧ膜１０８で覆われている。そし
て、かかるＮＳＧ膜１０８の全面には、第１のＢＰＳＧ
膜１０９が形成されている。
【００３４】この実施の形態に係るＤＲＡＭでは、第１
のＢＰＳＧ膜１０９上には、第１の窒化シリコン膜１１
０が形成されている。そして、この第１の窒化シリコン
膜１１０上に、ビット線１１１が形成されている。ここ
で、このビット線１１１は、第１の窒化シリコン膜１１
０上に形成されたポリシリコン層１１１ａと、このポリ
シリコン層１１１ａ上に形成されたケイ化タングステン
（ＷＳｉX ）層１１１ｂとによって構成されている。こ
のビット線１１１は、コンタクトホール１１２内に埋設
されたポリシリコン１１３によって、高濃度不純物領域
１０３と接続されている。
【００３５】第１の窒化シリコン膜１１０とビット線１
１１の上面および側面とは、第２の窒化シリコン膜１１
４で覆われている。そして、この第２の窒化シリコン膜
１１４の表面には、第２のＢＰＳＧ膜１１５が形成され
ている。さらに、この第２のＢＰＳＧ膜１１５の表面に
は、キャパシタ１１６が形成されている。このキャパシ
タ１１６は、第２のＢＰＳＧ膜１１５上に形成されたポ
リシリコン膜からなる電極層１１６ａと、この電極層１
１６ａの表面および第２のＢＰＳＧ膜１１５の表面を覆
うように形成されたシリコン窒化膜からなる絶縁薄膜１
１６ｂと、この絶縁薄膜１１６ｂの全面を覆うように形
成されたポリシリコン膜からなる電極層１１６ｃとによ
って構成されている。このキャパシタ１１６は、コンタ
クトホール１１７内に埋設されたポリシリコン１１８に
よって、高濃度不純物領域１０３と接続されている。
【００３６】なお、上述した電極１１６ｃの表面には、
さらに保護膜等が形成されるが、図１では省略してい
る。
【００３７】次に、図１に示したＤＲＡＭの製造工程に
ついて、図２（Ａ）〜（Ｄ）の工程断面図を用いて説明
する。
【００３８】まず、図２に示さない工程により、シリ
コン基板１００に通常の不純物導入技術等を用いてｎウ
ェル領域１０１を形成した後、このｎウェル領域１０１
およびｐ型領域内にそれぞれ素子分離膜を形成し、さら
に、この素子分離膜によって得られた素子形成領域１０
２内に通常のフォトリソグラフィー技術や不純物導入技
術等を用いて高濃度不純物領域１０３を形成する。
【００３９】次に、例えば熱酸化法等を用いて、シリ
コン基板１０１の全面にゲート酸化膜１０５を形成す
る。そして、このゲート酸化膜１０５の全面に例えばＣ
ＶＤ法等を用いてポリシリコン膜を形成した後、このポ
リシリコン膜を通常のフォトリソグラフィー技術やエッ
チング技術等を用いてパターニングすることにより、ゲ
ート電極としてのワード線１０６を形成する。
【００４０】続いて、シリコン基板１０１の全面に例
えばＣＶＤ法等を用いてＮＳＧ膜を形成した後、このＮ
ＳＧ膜をエッチングすることにより、サイドウォール１
０７を形成する。さらに、例えばＣＶＤ法等を用いて、
ゲート酸化膜１０５、ワード線１０６およびサイドウォ
ール１０７の全表面にＮＳＧ膜１０８を形成する。その
後、このＮＳＧ膜１０８の全面に、例えばＣＶＤ法等を
用いて、第１のＢＰＳＧ膜１０９を形成する。そして、
この第１のＢＰＳＧ膜１０９の表面を平坦化するため
に、加熱処理を行う。
【００４１】次に、例えばＣＶＤ法等を用いて、第１
のＢＰＳＧ膜１０９の全面に第１の窒化シリコン膜１１
０を形成する。そして、通常のフォトリソグラフィー技
術およびエッチング技術を用いて、次の工程でビット
線を形成する位置に、ゲート酸化膜１０５、ＮＳＧ膜１
０８、第１のＢＰＳＧ膜１０９および第１の窒化シリコ
ン膜１１０を貫通するコンタクトホール１１２を形成す
る（図２（Ａ）参照）。
【００４２】続いて、第１の窒化シリコン膜１１０の
表面およびコンタクトホール１１２内に、例えばＣＶＤ
法等を用いて、ポリシリコンを堆積する。これにより、
第１の窒化シリコン膜１１０の全面にポリシリコン膜
（図示せず）が形成されるとともに、このポリシリコン
膜と高濃度不純物領域１０３とがコンタクトホール１１
２内に埋設されたポリシリコン１１３によって接続され
る。続いて、このポリシリコン膜の全面に、例えばＣＶ
Ｄ法等を用いて、ケイ化タングステン（ＷＳｉＸ）膜
（図示せず）を形成する。そして、ポリシリコン膜およ
びケイ化タングステン膜を通常のフォトリソグラフィー
技術およびエッチング技術を用いてパターニングするこ
とにより、ポリシリコン層１１１ａおよびケイ化タング
ステン層１１１ｂからなるビット線１１１を形成する。
【００４３】次に、例えばＣＶＤ法等を用いて、第１
の窒化シリコン膜１１０およびビット線１１１を覆うよ
うに、第２の窒化シリコン膜１１４を形成する（図２
（Ｂ）参照）。そして、例えばＣＶＤ法等を用いて第２
の窒化シリコン膜１１４上に第２のＢＰＳＧ膜１１５を
形成した後（図２（Ｃ）参照）、この第２のＢＰＳＧ膜
１１５の表面を平坦化するための加熱処理を行う。続い
て、次の工程でキャパシタを形成する位置に、ゲート
酸化膜１０５、ＮＳＧ膜１０８、ＢＰＳＧ膜１０９，１
１５および窒化シリコン膜１１０，１１４を貫通するコ
ンタクトホール１１７を形成する（図２（Ｄ）参照）。
【００４４】そして、第２のＢＰＳＧ膜１１５の全面
およびコンタクトホール１１７内にポリシリコンを堆積
した後、通常のフォトリソグラフィー技術およびエッチ
ング技術を用いてパターニングすることにより、電極層
１１６ａを形成する。この電極層１１６ａは、コンタク
トホール１１７内に埋設されたポリシリコン１１８によ
り、高濃度不純物領域１０３と接続される。
【００４５】続いて、例えばＣＶＤ法等を用いて、電
極層１１６ａの表面および第２のＢＰＳＧ膜１１５の表
面を覆うように絶縁薄膜（すなわち窒化シリコン膜）１
１６ｂを堆積し、ヒーリング酸化を行って絶縁薄膜１１
６ｂの欠陥を取り除く。このとき、ＢＰＳＧ膜１０８，
１１５内にはヒーリング酸化で使用する酸化種が進入す
るが、この実施の形態ではビット線１１１を第１の窒化
シリコン膜１１０および第２の窒化シリコン膜１１４で
覆っているので、この酸化種がビット線１１１内に達す
ることはなく、従ってビット線１１１の酸化を防止する
ことができる。
【００４６】次に、この絶縁薄膜１１６ｂの全面に電
極層（すなわちポリシリコン膜）１１６ｃを堆積して、
図１に示したようなＤＲＡＭ構造を得る。
【００４７】その後、電極層１１６ｃ上に保護膜等を形
成し、ＤＲＡＭを完成させる。
【００４８】このように、この実施の形態では、ビット
線１１１を第１の窒化シリコン膜１１０および第２の窒
化シリコン膜１１４で覆うこととしたので、ビット線１
１１の酸化を防止することができる。
【００４９】第２の実施の形態 次に、この発明の第２の実施の形態について、ＣＯＢ構
造のＣＭＯＳ型ＤＲＡＭの場合を例に採って、図３およ
び図４を用いて説明する。
【００５０】なお、この実施の形態は、キャパシタと高
濃度不純物領域との間の接続のためのコンタクトホール
を形成する領域には窒化シリコン膜を設けない構成とし
た点で、上述の第１の実施の形態と異なる。
【００５１】図３は、この実施の形態に係るＤＲＡＭの
構造を示す概略的断面図である。
【００５２】この実施の形態においても従来のＤＲＡＭ
（図７参照）の場合と同様、シリコン基板３００のｎウ
ェル領域３０１には、素子形成領域３０２が形成されて
いる。また、この素子形成領域３０２の表面近傍には、
ＭＯＳトランジスタのソースおよびドレインとなる高濃
度不純物領域３０３が形成され、各高濃度不純物領域３
０３で挟まれた領域がチャネル形成領域３０４となる。
そして、このチャネル形成領域３０４上には、ゲート酸
化膜３０５を介してワード線３０６が形成されており、
各ワード線３０６の側面にはサイドウォール３０７が形
成されている。また、ゲート酸化膜３０５、ワード線３
０６およびサイドウォール３０７の表面は、ＮＳＧ膜３
０８で覆われている。そして、かかるＮＳＧ膜３０８の
全面には、第１のＢＰＳＧ膜３０９が形成される。
【００５３】この実施の形態に係るＤＲＡＭでは、第１
のＢＰＳＧ膜３０９上には、底面保護膜３１０を介し
て、ビット線３１１が形成されている。ここで、このビ
ット線３１１は、第１の実施の形態と同様、ポリシリコ
ン層３１１ａとケイ化タングステン層３１１ｂとによっ
て構成されている。また、このビット線３１１は、コン
タクトホール３１２内に埋設されたポリシリコン３１３
によって、高濃度不純物領域３０３と接続されている。
さらに、このビット線３１１の上面には上面保護膜３１
４が、側面には側面保護膜３１５が、それぞれ形成され
ている。
【００５４】そして、第１のＢＰＳＧ膜３０９および保
護膜３１４，３１５の表面には、第２のＢＰＳＧ膜３１
６が形成されている。さらに、この第２のＢＰＳＧ膜３
１６の表面には、キャパシタ３１７が形成されている。
このキャパシタ３１７は、第２のＢＰＳＧ膜３１６上に
形成されたポリシリコン膜からなる電極層３１７ａと、
この電極層３１７ａの表面および第２のＢＰＳＧ膜３１
６の表面を覆うように形成されたシリコン窒化膜からな
る絶縁薄膜３１７ｂと、この絶縁薄膜３１７ｂの全面に
ポリシリコン膜からなる電極層３１７ｃを堆積すること
によって形成されている。このキャパシタ３１７は、コ
ンタクトホール３１８内に埋設されたポリシリコン３１
９によって、高濃度不純物領域３０３と接続されてい
る。
【００５５】なお、上述した電極３１７ｃの表面には、
さらに保護膜等が形成されるが、図３では省略してい
る。
【００５６】次に、図３に示したＤＲＡＭの製造工程に
ついて、図４（Ａ）〜（Ｅ）の断面工程図を用いて説明
する。
【００５７】まず、図４では示さない工程により、第
１の実施の形態の場合と同様にして、シリコン基板３０
０にｎウェル領域３０１を形成した後、このｎウェル領
域３０１およびｐ型領域内にそれぞれ素子分離膜を形成
し、さらに、素子形成領域３０２内に高濃度不純物領域
３０３を形成する。
【００５８】そして、第１の実施の形態の場合と同様
にして、シリコン基板３０１の全面にゲート酸化膜３０
５を形成した後、このゲート酸化膜３０５上にワード線
３０６およびサイドウォール３０７を形成し、さらに、
ＮＳＧ膜３０８および第１のＢＰＳＧ膜３０９を形成す
る。そして、この第１のＢＰＳＧ膜３０９の表面を平坦
化するために、加熱処理を行う。
【００５９】次に、第１の実施の形態と同様にして、
第１のＢＰＳＧ膜３０９の全面に第１の窒化シリコン膜
４０１を形成した後、ゲート酸化膜３０５、ＮＳＧ膜３
０８、第１のＢＰＳＧ膜３０９および第１の窒化シリコ
ン膜４０１を貫通するコンタクトホール３１２を形成す
る（図４（Ａ）参照）。
【００６０】続いて、第１の窒化シリコン膜４０１の
表面およびコンタクトホール３１２内に、例えばＣＶＤ
法等を用いて、ポリシリコンを堆積する。これにより、
第１の窒化シリコン膜４０１の全面にポリシリコン膜４
０２が形成されるとともに、このポリシリコン膜４０２
と高濃度不純物領域３０３とがコンタクトホール３１２
内に埋設されたポリシリコン３１３によって接続され
る。そして、このポリシリコン膜４０２の全面に、例え
ばＣＶＤ法等を用いて、ケイ化タングステン（ＷＳｉ
Ｘ ）膜４０３および第２の窒化シリコン膜４０４を順
次形成する（図４（Ｂ）参照）。さらに、これらの膜４
０１〜４０４を通常のフォトリソグラフィー技術および
エッチング技術を用いてパターニングすることにより、
底面保護膜３１０、ビット線３１１および上面保護膜３
１４を得る（図４（Ｃ）参照）。その後、全面に窒化膜
を形成した後で通常のフォトリソグラフィー技術および
エッチング技術を用いてパターニングすることにより、
側面保護膜３１５としてのサイドウォールを得る（図４
（Ｄ）参照）。
【００６１】次に、例えばＣＶＤ法等を用いて第１の
ＢＰＳＧ膜３０９および保護膜３１４、３１５上に第２
のＢＰＳＧ膜３１６を形成した後、この第２のＢＰＳＧ
膜３１６の表面を平坦化するための加熱処理を行う。こ
のとき、この実施の形態では、各ＢＰＳＧ膜３０９，３
１６上には保護膜としての窒化シリコン膜（図８参照）
が形成されていないので、後述するような理由により、
ビット線３１１の位置ずれが生じることはない。続い
て、次の工程でキャパシタを形成する位置に、ゲート
酸化膜３０５、ＮＳＧ膜３０８およびＢＰＳＧ膜３０
９，３１６を貫通するコンタクトホール３１８を形成す
る（図４（Ｅ）参照）。後述するように、この実施の形
態では、このコンタクトホール３１８の形成時に窒化シ
リコン膜をエッチングする必要がないのでエッチストッ
プが発生するおそれがない。
【００６２】そして、第２のＢＰＳＧ膜３１６の全面
およびコンタクトホール３１８内にポリシリコンを堆積
した後、通常のフォトリソグラフィー技術およびエッチ
ング技術を用いてパターニングすることにより、電極層
３１７ａを形成する。この電極層３１７ａは、コンタク
トホール３１８内に埋設されたポリシリコン３１９によ
り、高濃度不純物領域３０３と接続される。
【００６３】続いて、第１の実施の形態と同様にして
絶縁薄膜３１７ｂを堆積した後、ヒーリング酸化を行っ
て絶縁薄膜３１６ｂの欠陥を取り除く。このとき、第１
の実施の形態の場合と同様、ＢＰＳＧ膜３０８，３１６
内にはヒーリング酸化で使用する酸化種が進入するが、
ビット線３１１を保護膜３１０，３１４，３１５で覆っ
ていることにより、ビット線３１１の酸化を防止するこ
とができる。
【００６４】さらに、この絶縁薄膜３１６ｂの全面に
電極層３１７ｃを堆積してキャパシタ３１７を完成さ
せ、図３に示しようなＤＲＡＭ構造を得る。
【００６５】その後、電極層３１６ｃ上に保護膜等を形
成し、ＤＲＡＭを完成させる。
【００６６】上述したように、この実施の形態では、コ
ンタクトホール３１８を形成する領域には窒化シリコン
膜を形成しない構成とした。ここで、通常のエッチング
液では、窒化シリコンの方がＢＰＳＧよりもエッチング
レートが小さい。このため、コンタクトホール３１８の
径が小さい場合に、第１の実施の形態のように第１のＢ
ＰＳＧ膜と第２のＢＰＳＧ膜との間に窒化シリコン膜を
形成する構成を採用すると（図１参照）、この窒化シリ
コン膜でエッチストップが発生しやすくなる。従って、
コンタクトホール３１８の径が小さい場合には、この実
施の形態のようにコンタクトホール形成領域に窒化シリ
コン膜を形成しない構成とすることが望ましい。一方、
コンタクトホールの径が十分に大きい場合には、エッチ
ストップは発生し難いので、工程数の少ない第１の実施
の形態に係る構造を採用することが望ましい。
【００６７】また、上述したように、この実施の形態で
は、ＢＰＳＧ膜３０９，３１６の表面全体には窒化シリ
コン膜を形成しないので、かかるＢＰＳＧ膜３０９，３
１６に加熱処理を施す際のビット線３１１の位置ずれを
防止することができる。図８は、この理由を説明するた
めの断面図であり、図７と同じ符号を付した構成部はそ
れぞれ図７と同じものを示している。本願発明者の検討
によれば、図８に示したように、ヒーリング酸化時の酸
化種の混入を防止するために第２のＢＰＳＧ膜７１３の
表面に膜厚の大きいシリコン窒化膜８０１を形成するこ
ととし、このシリコン窒化膜８０１の形成後にＢＰＳＧ
膜７１３の加熱工程を行うこととすると、この加熱工程
でシリコン窒化膜８０１が収縮し、このためにビット線
７１０の位置が水平方向にずれてしまうという欠点が生
じる。そして、このような欠点は、上述の第１の実施の
形態のように第１のＢＰＳＧ膜上に窒化シリコン膜を形
成する場合にも生じ得る。このようなビット線の位置ず
れも、ＤＲＡＭの歩留まりや信頼性を低下させる原因と
なる。これに対して、この実施の形態では、ＢＰＳＧ膜
３０９，３１６の表面全体には窒化シリコン膜を形成せ
ず、ビット線３１１の外周を覆うのみであるので、各Ｂ
ＰＳＧ膜に加熱処理を施す際のビット線３１１の位置ず
れを防止することができるのである。
【００６８】なお、ビット線３１１を保護膜３１０，３
１４，３１５で覆うこととしたのでビット線３１１の酸
化を防止することができる点は、第１の実施の形態の場
合と同様である。
【００６９】第３の実施の形態 次に、この発明の第３の実施の形態について、ＣＯＢ構
造のＣＭＯＳ型ＤＲＡＭの場合を例に採って、図５およ
び図６を用いて説明する。
【００７０】この実施の形態は、上面保護膜３１４およ
び側面保護膜３１５を一体に形成した点で、上述の第２
の実施の形態と異なる。
【００７１】この実施の形態に係るＤＲＡＭの構造は、
上述の第２の実施の形態（図３参照）と同様であるの
で、説明を省略する。
【００７２】図５（Ａ）〜（Ｅ）は、この実施の形態に
係るＤＲＡＭの製造工程を説明するための断面工程図で
ある。
【００７３】まず、図５では示さない工程により、第
２の実施の形態の場合と同様にして、シリコン基板３０
０にｎウェル領域３０１および素子分離膜を形成し、さ
らに、素子形成領域３０２内に高濃度不純物領域３０３
を形成する。
【００７４】そして、第２の実施の形態の場合と同様
にして、シリコン基板３０１の表面に、ゲート酸化膜３
０５、ワード線３０６、サイドウォール３０７、ＮＳＧ
膜３０８および第１のＢＰＳＧ膜３０９を順次形成す
る。そして、この第１のＢＰＳＧ膜３０９の表面を平坦
化するために、加熱処理を行う。さらに、第２の実施の
形態と同様にして、第１のＢＰＳＧ膜３０９の全面に第
１の窒化シリコン膜５０１を形成した後、ゲート酸化膜
３０５、ＮＳＧ膜３０８、第１のＢＰＳＧ膜３０９およ
び第１の窒化シリコン膜５０１を貫通するコンタクトホ
ール３１２を形成する（図５（Ａ）参照）。
【００７５】続いて、第２の実施の形態と同様にし
て、ポリシリコン膜５０２の形成およびコンタクトホー
ル３１２内にへのポリシリコン３１３の埋設を行う。さ
らに、このポリシリコン膜５０２の表面に、ケイ化タン
グステン（ＷＳｉX ）膜５０３を形成する（図５（Ｂ）
参照）。
【００７６】そして、これらの膜５０１〜５０３を通
常のフォトリソグラフィー技術およびエッチング技術を
用いてパターニングすることにより、底面保護膜３１０
およびビット線３１１を得る（図５（Ｃ）参照）。
【００７７】さらに、例えばＬＰＣＶＤ法（Low Pres
sure Chemical Vapor Deposition Method ；減圧化学蒸
着法) を用いて、上面保護膜３１４および側面保護膜３
１５を同時に形成する（図５（Ｄ）参照）。
【００７８】図６は、薄膜上に窒化シリコンを堆積する
ときの堆積時間と堆積膜厚との関係を示すグラフであ
る。このグラフからわかるように、窒化シリコンを堆積
する際には、ポリシリコン層３１１ａおよびケイ化タン
グステン層３１１ｂの表面における堆積の開始からＢＰ
ＳＧ膜３０９の表面における堆積の開始までに例えば５
分間の時間差（この時間差はインキュベーション時間と
称される）が生じる。このため、ＢＰＳＧ膜３０９の表
面における窒化シリコンの堆積が開始された時点では、
ビット線３１１のポリシリコン層３１１ａおよびケイ化
タングステン層３１１ｂの表面における窒化シリコンの
堆積膜厚は約２ｎｍとなる。従って、ポリシリコン層３
１１ａおよびケイ化タングステン層３１１ｂに対する窒
化シリコンの堆積が開始された後、ＢＰＳＧ膜３０９に
対する窒化シリコンに対する堆積が開始される前に堆積
装置を停止させることにより、ポリシリコン層３１１ａ
およびケイ化タングステン層３１１ｂの外周にのみ窒化
シリコン膜を形成することができる。そして、このよう
な方法によれば、上面保護膜３１４および側面保護膜３
１５を同時に形成することが可能となり、工程数を低減
することができる。
【００７９】次に、第２の実施の形態と同様にして第
２のＢＰＳＧ膜３１６を形成した後、この第２のＢＰＳ
Ｇ膜３１６の表面を平坦化するための加熱処理を行う。
このとき、第２の実施の形態と同様、各ＢＰＳＧ膜３０
９，３１６上には保護膜としての窒化シリコン膜（図８
参照）が形成されていないので、ビット線３１１の位置
ずれが生じることはない。続いて、ゲート酸化膜３０
５、ＮＳＧ膜３０８およびＢＰＳＧ膜３０９，３１６を
貫通するコンタクトホール３１８を形成する（図５
（Ｅ）参照）。この実施の形態でも、第２の実施の形態
と同様、コンタクトホール３１８の形成時に窒化シリコ
ン膜をエッチングする必要がないのでエッチストップが
発生するおそれがない。
【００８０】そして、第２の形態と同様にして、電極
層３１７ａおよび絶縁薄膜３１７ｂを堆積した後、ヒー
リング酸化を行って絶縁薄膜３１６ｂの欠陥を取り除
く。このとき、上述の各実施の形態の場合と同様、ＢＰ
ＳＧ膜３０９，３１６内にはヒーリング酸化で使用する
酸化種が進入するが、ビット線３１１を保護膜３１０，
３１４，３１５で覆っていることにより、ビット線３１
１の酸化を防止することができる。
【００８１】さらに、この絶縁薄膜３１６ｂの全面に
電極層３１７ｃを堆積してキャパシタ３１７を完成さ
せ、図３に示したようなＤＲＡＭ構造を完成させる。
【００８２】その後、電極層３１６ｃ上に保護膜等を形
成し、ＤＲＡＭを完成させる。
【００８３】このように、この実施の形態によれば、上
面保護膜３１４および側面保護膜３１５を同時に形成す
ることができるので、工程数を低減することが可能とな
り、製造コストを低減させる上で有効である。
【００８４】また、ビット線３１１の酸化を防止するこ
とができる点、エッチストップの発生を防止できる点、
および、加熱処理時のビット線３１１の位置ずれを防止
することができる点は、第２の実施の形態の場合と同様
である。
【００８５】なお、上述の各実施の形態ではこの発明を
ＣＯＢ構造のＤＲＡＭに適用した場合を例にとって説明
したが、この発明を他の半導体集積回路にも適用できる
ことはもちろんである。
【００８６】
【発明の効果】以上詳細に説明したように、この発明に
よれば、二層の絶縁膜の間に設けられた配線パターンの
酸化を防止することができる半導体装置およびその製造
方法を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体集積回路の構造
を示す概略的断面図である。
【図２】（Ａ）〜（Ｄ）ともに、第１の実施の形態に係
る半導体集積回路の製造方法を示す工程断面図である。
【図３】第２の実施の形態に係る半導体集積回路の構造
を示す概略的断面図である。
【図４】（Ａ）〜（Ｅ）ともに、第２の実施の形態に係
る半導体集積回路の製造方法を示す工程断面図である。
【図５】（Ａ）〜（Ｅ）ともに、第３の実施の形態に係
る半導体集積回路の製造方法を示す工程断面図である。
【図６】第３の実施の形態に係る半導体集積回路の製造
方法を説明するためのグラフである。
【図７】従来の半導体集積回路の構造を示す概略的断面
図である。
【図８】従来の半導体集積回路の構造を示す概略的断面
図である。
【符号の説明】
１００ シリコン基板 １０１ ｎウェル領域 １０２ 素子形成領域 １０３ 高濃度不純物領域 １０４ チャネル形成領域 １０５ ゲート酸化膜 １０６ ワード線 １０７ サイドウォール １０８ ＮＳＧ膜 １０９ 第１のＢＰＳＧ膜 １１０ 第１の窒化シリコン膜 １１１ ビット線 １１１ａ ポリシリコン層 １１１ｂ ケイ化タングステン層 １１２，１１７ コンタクトホール １１３，１１８ ポリシリコン １１４ 第２の窒化シリコン膜 １１５ 第２のＢＰＳＧ膜 １１６ キャパシタ １１６ａ，１１６ｃ 電極層 １１６ｂ 絶縁薄膜
フロントページの続き Ｆターム(参考） 5F033 HH04 HH28 JJ04 KK01 MM05 MM07 PP06 QQ37 QQ76 QQ89 RR04 RR06 RR15 SS11 TT02 TT08 VV16 XX20 5F083 AD42 AD48 AD49 AD60 JA04 JA35 JA39 JA53 JA56 KA05 MA06 MA17 MA20 PR10 PR12 PR21

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された第１の絶縁膜
    と、この第１の絶縁膜上に形成された配線パターンと、
    この配線パターンおよび前記第１の絶縁膜を覆うように
    形成された第２の絶縁膜とを備えた半導体装置におい
    て、 前記第１の絶縁膜と前記第２の絶縁膜との間に形成され
    た、前記配線パターンを覆う保護膜をさらに備えたこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記保護膜が、前記第１の絶縁膜上に形
    成された第１の保護膜と、この第１の保護膜上に形成さ
    れた前記配線パターンおよび前記第１の保護膜を覆うよ
    うに形成された第２の保護膜とを有することを特徴とす
    る請求項１に記載の半導体装置。
  3. 【請求項３】 前記保護膜が、前記配線パターンの底
    面、側面および上面を覆うように形成されたことを特徴
    とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記保護膜が窒化膜であることを特徴と
    する請求項１〜３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記半導体装置がキャパシタ・オーバー
    ・ビットライン構造の半導体記憶装置であり、且つ、前
    記配線パターンがビット線であることを特徴とする請求
    項１〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 半導体基板上に形成された第１の絶縁膜
    と、この第１の絶縁膜上に形成された配線パターンと、
    この配線パターンおよび前記第１の絶縁膜を覆うように
    形成された第２の絶縁膜と、前記第１の絶縁膜と前記第
    ２の絶縁膜との間に形成された前記配線パターンを覆う
    保護膜とを備えた半導体装置の製造方法において、 前記半導体基板上に前記第１の絶縁膜を形成する第１工
    程と、 この第１の絶縁膜上に第１の保護膜を形成する第２工程
    と、 前記第１の絶縁膜および前記第１の保護膜にコンタクト
    ホールを形成した後、このコンタクトホールを介して前
    記半導体基板の表面と接するように、前記第１の保護膜
    上に前記配線パターンを形成する第３工程と、 この配線パターンおよび前記第１の保護膜を覆う第２の
    保護膜を形成する第４工程と、 この第２の保護膜上に前記第２の絶縁膜を形成する第５
    工程と、 を備えたことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記第１の保護膜および前記第２の保護
    膜が窒化膜であることを特徴とする請求項６に記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記半導体装置がキャパシタ・オーバー
    ・ビットライン構造の半導体記憶装置であり、且つ、前
    記配線パターンがビット線であることを特徴とする請求
    項６または７に記載の半導体装置の製造方法。
  9. 【請求項９】 半導体基板上に形成された第１の絶縁膜
    と、この第１の絶縁膜上に形成された配線パターンと、
    この配線パターンおよび前記第１の絶縁膜を覆うように
    形成された第２の絶縁膜と、前記第１の絶縁膜と前記第
    ２の絶縁膜との間に形成された前記配線パターンを覆う
    保護膜とを備えた半導体装置の製造方法において、 前記半導体基板上に前記第１の絶縁膜を形成する第６工
    程と、 この第１の絶縁膜上に第１の保護膜を形成する第７工程
    と、 前記第１の絶縁膜および前記第１の保護膜にコンタクト
    ホールを形成した後、このコンタクトホールを介して前
    記半導体基板の表面と接するように前記第１の保護膜上
    に１層または複数層の導電膜を形成する第８工程と、 この導電膜上に第２の保護膜を形成する第９工程と、 前記第１の保護膜、前記導電膜および前記第２の保護膜
    を同時にパターニングすることにより前記配線パターン
    とこの配線パターンの底面保護膜および上面保護膜とを
    形成する第１０工程と、 前記配線パターンの側面保護膜を形成する第１１工程
    と、 前記第１の絶縁膜および前記上面保護膜および前記側面
    保護膜を覆う前記第２の絶縁膜を形成する第１２工程
    と、 を備えたことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記底面保護膜、前記上面保護膜およ
    び前記側面保護膜が窒化膜であることを特徴とする請求
    項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記半導体装置がキャパシタ・オーバ
    ー・ビットライン構造の半導体記憶装置であり、且つ、
    前記配線パターンがビット線であることを特徴とする請
    求項９または１０に記載の半導体装置の製造方法。
  12. 【請求項１２】 半導体基板上に形成された第１の絶縁
    膜と、この第１の絶縁膜上に形成された配線パターン
    と、この配線パターンおよび前記第１の絶縁膜を覆うよ
    うに形成された第２の絶縁膜と、前記第１の絶縁膜と前
    記第２の絶縁膜との間に形成された前記配線パターンを
    覆う保護膜とを備えた半導体装置の製造方法において、 前記半導体基板上に前記第１の絶縁膜を形成する第１３
    工程と、 この第１の絶縁膜上に第１の保護膜を形成する第１４工
    程と、 前記第１の絶縁膜および前記第１の保護膜にコンタクト
    ホールを形成した後、このコンタクトホールを介して前
    記半導体基板の表面と接するように前記第１の保護膜上
    に１層または複数層の導電膜を形成する第１５工程と、 前記第１の保護膜および前記導電膜を同時にパターニン
    グすることにより前記配線パターンとこの配線パターン
    の底面保護膜とを形成する第１６工程と、 前記配線パターンの上面保護膜および側面保護膜を形成
    する第１７工程と、 前記第１の絶縁膜および前記上面保護膜および前記側面
    保護膜を覆う前記第２の絶縁膜を形成する第１８工程
    と、 を備えたことを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 前記第１７工程が、減圧化学蒸着法の
    インキュベーション時間が前記第１の保護膜と前記配線
    パターンとで異なることを利用して、前記配線パターン
    の表面にのみ保護膜形成材料を堆積させることにより、
    前記上面保護膜と前記側面保護膜とを同時に形成する工
    程であることを特徴とする請求項１２に記載の半導体装
    置の製造方法。
  14. 【請求項１４】 前記底面保護膜、前記上面保護膜およ
    び前記側面保護膜が窒化膜であることを特徴とする請求
    項１２または１３に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記半導体装置がキャパシタ・オーバ
    ー・ビットライン構造の半導体記憶装置であり、且つ、
    前記配線パターンがビット線であることを特徴とする請
    求項１２〜１４のいずれかに記載の半導体装置の製造方
    法。
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