JP2001244430A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 導電層と配線層との間のコンタクト抵抗を抑
制可能な半導体装置およびその製造方法を提供する。 【解決手段】 メモリ部１００の半導体基板２２上に第
２導電層２０が内部に配置される第１絶縁層２６を形成
する。第１絶縁層２６上に第２導電層２０の上方を通過
し，ポリシリコンから成る第４導電層１６ｂを形成す
る。第１絶縁層２６上および第４導電層１６ｂ上に第２
絶縁層３０を形成する。第２絶縁層３０上に第４導電層
１６ｂの上方に配置され，開口部１０４のアスペクト比
が０．６以上になる厚みの第３絶縁層１０２を形成す
る。第２絶縁層３０と第３絶縁層１０２とを貫通し，第
４導電層１６ｂに接続される開口部１０４を形成する。
開口部１０４の内壁にＴｉ層を形成し，ＲＴＮ処理して
ＴｉＮから成る金属層３６を形成する。開口部１０４内
に金属層３６を介して第４導電層１６ｂと接続する配線
層３８を形成する。
制可能な半導体装置およびその製造方法を提供する。 【解決手段】 メモリ部１００の半導体基板２２上に第
２導電層２０が内部に配置される第１絶縁層２６を形成
する。第１絶縁層２６上に第２導電層２０の上方を通過
し，ポリシリコンから成る第４導電層１６ｂを形成す
る。第１絶縁層２６上および第４導電層１６ｂ上に第２
絶縁層３０を形成する。第２絶縁層３０上に第４導電層
１６ｂの上方に配置され，開口部１０４のアスペクト比
が０．６以上になる厚みの第３絶縁層１０２を形成す
る。第２絶縁層３０と第３絶縁層１０２とを貫通し，第
４導電層１６ｂに接続される開口部１０４を形成する。
開口部１０４の内壁にＴｉ層を形成し，ＲＴＮ処理して
ＴｉＮから成る金属層３６を形成する。開口部１０４内
に金属層３６を介して第４導電層１６ｂと接続する配線
層３８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体装置に係
り，特にＣＯＢ（Ｃａｐａｃｉｔｏｒ ＯｖｅｒＢｉｔ
ｌｉｎｅ）型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）半導体装置およびその製
造方法に関する。
り，特にＣＯＢ（Ｃａｐａｃｉｔｏｒ ＯｖｅｒＢｉｔ
ｌｉｎｅ）型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】従来，半導体記憶装置として，ＤＲＡＭ
が広く使用されている。ＤＲＡＭは，一つのトランジス
タ素子と一つのキャパシタ素子とでメモリセルが構成さ
れている。このため，ＤＲＡＭは，高集積化が容易であ
り，かつ製造コストが安いので，メモリを大量に使用す
る各種コンピュータのメインメモリなどに広く使用され
ている。また，最近，半導体記憶装置の製造工程では，
半導体記憶装置の超高集積化が技術的要求項目の一つに
挙げられている。かかる技術的要求を達成するために，
ＤＲＡＭのメモリセル構造としてＣＯＢ構造が提案され
ている。ＣＯＢ構造は，キャパシタ素子がビット線上に
形成されるので，セル面積を縮小化でき，半導体記憶装
置の超高集積化を達成することが可能である。
が広く使用されている。ＤＲＡＭは，一つのトランジス
タ素子と一つのキャパシタ素子とでメモリセルが構成さ
れている。このため，ＤＲＡＭは，高集積化が容易であ
り，かつ製造コストが安いので，メモリを大量に使用す
る各種コンピュータのメインメモリなどに広く使用され
ている。また，最近，半導体記憶装置の製造工程では，
半導体記憶装置の超高集積化が技術的要求項目の一つに
挙げられている。かかる技術的要求を達成するために，
ＤＲＡＭのメモリセル構造としてＣＯＢ構造が提案され
ている。ＣＯＢ構造は，キャパシタ素子がビット線上に
形成されるので，セル面積を縮小化でき，半導体記憶装
置の超高集積化を達成することが可能である。
【０００３】また，最近，半導体装置に単独に形成され
る抵抗体の数を減少させて，半導体記憶装置の集積度を
さらに高める技術が提案されている。例えば，上記ＣＯ
Ｂ型ＤＲＡＭでは，キャパシタ素子を構成する導電層を
メモリセルの周辺部まで形成し，該導電層を抵抗体とし
ても共用する。ここで，かかる構造を有するＣＯＢ型Ｄ
ＲＡＭのメモリ部１０の製造方法について，図１２を参
照しながら説明する。なお，図１２（ａ）は，従来のメ
モリ部１０のメモリセル部の概略的な断面図である。ま
た，図１２（ｂ）は，従来のメモリ部１０のメモリセル
周辺部の概略的な断面図である。
る抵抗体の数を減少させて，半導体記憶装置の集積度を
さらに高める技術が提案されている。例えば，上記ＣＯ
Ｂ型ＤＲＡＭでは，キャパシタ素子を構成する導電層を
メモリセルの周辺部まで形成し，該導電層を抵抗体とし
ても共用する。ここで，かかる構造を有するＣＯＢ型Ｄ
ＲＡＭのメモリ部１０の製造方法について，図１２を参
照しながら説明する。なお，図１２（ａ）は，従来のメ
モリ部１０のメモリセル部の概略的な断面図である。ま
た，図１２（ｂ）は，従来のメモリ部１０のメモリセル
周辺部の概略的な断面図である。
【０００４】まず，図１２（ａ）および図１２（ｂ）に
示すように，半導体基板２２に形成された第１絶縁層
（層間絶縁膜）２６上に，キャパシタ素子１６を構成す
る第４導電層（ゲート電極）１６ｂを形成する。この
際，すでに第１導電層１８，第２導電層２０，不図示の
第３導電層などの各種素子が形成されている。また，第
１絶縁層２６には，トランジスタ素子や図１２（ｂ）に
示すキャパシタ素子１６が内装されている。また，第４
導電層１６ｂは，図１２（ａ）に示すメモリセル部から
図１２（ｂ）に示すメモリセル周辺部に渡り形成する。
また，図１２（ｂ）に示すメモリセル周辺部に形成され
た第４導電層１６ｂは，抵抗体として使用される。次い
で，図１２（ａ）および図１２（ｂ）に示すように，第
４導電層１６ｂが形成された第１絶縁層２６上に第２絶
縁層３０を形成し，該第２絶縁層３０を平坦化する。そ
の後，図１２（ｂ）に示すように，第２絶縁層３０に第
４導電層１６ｂに接続される開口部（コンタクトホー
ル）３４を形成する。開口部３４は，メモリセル周辺
部，かつ第１絶縁層２６に内装されたトランジスタ素子
を構成する第２導電層２０の上方に配置される。
示すように，半導体基板２２に形成された第１絶縁層
（層間絶縁膜）２６上に，キャパシタ素子１６を構成す
る第４導電層（ゲート電極）１６ｂを形成する。この
際，すでに第１導電層１８，第２導電層２０，不図示の
第３導電層などの各種素子が形成されている。また，第
１絶縁層２６には，トランジスタ素子や図１２（ｂ）に
示すキャパシタ素子１６が内装されている。また，第４
導電層１６ｂは，図１２（ａ）に示すメモリセル部から
図１２（ｂ）に示すメモリセル周辺部に渡り形成する。
また，図１２（ｂ）に示すメモリセル周辺部に形成され
た第４導電層１６ｂは，抵抗体として使用される。次い
で，図１２（ａ）および図１２（ｂ）に示すように，第
４導電層１６ｂが形成された第１絶縁層２６上に第２絶
縁層３０を形成し，該第２絶縁層３０を平坦化する。そ
の後，図１２（ｂ）に示すように，第２絶縁層３０に第
４導電層１６ｂに接続される開口部（コンタクトホー
ル）３４を形成する。開口部３４は，メモリセル周辺
部，かつ第１絶縁層２６に内装されたトランジスタ素子
を構成する第２導電層２０の上方に配置される。
【０００５】次いで，開口部３４の内壁に，例えばＴｉ
層を形成した後，ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ｎｉｔｒｉｄａｔｉｏｎ）処理によりＴｉ層を窒化さ
せて，ＴｉＮから成る金属層（バリアメタル層）３６を
形成する。この際，開口部３４の底部では，第４導電層
１６ｂの構成材料，例えばポリシリコンとＴｉとが反応
して，Ｔｉシリサイド合金が形成される。Ｔｉシリサイ
ド合金は，第４導電層１６ｂと配線層（埋め込み電極）
３８との間の寄生抵抗の抑制に寄与する。次いで，開口
部３４内に所定金属を埋め込み，配線層３８を形成す
る。配線層３８は，第４導電層１６ｂを抵抗体として使
用する場合の電極を兼ねている。なお，図１２（ａ）
中，符号１６ａと１６ｃは，それぞれキャパシタ素子１
６を構成する下部電極とキャパシタ絶縁膜である。ま
た，符号２３は，ゲート酸化膜である。また，符号２４
は，フィールド酸化膜である。
層を形成した後，ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ｎｉｔｒｉｄａｔｉｏｎ）処理によりＴｉ層を窒化さ
せて，ＴｉＮから成る金属層（バリアメタル層）３６を
形成する。この際，開口部３４の底部では，第４導電層
１６ｂの構成材料，例えばポリシリコンとＴｉとが反応
して，Ｔｉシリサイド合金が形成される。Ｔｉシリサイ
ド合金は，第４導電層１６ｂと配線層（埋め込み電極）
３８との間の寄生抵抗の抑制に寄与する。次いで，開口
部３４内に所定金属を埋め込み，配線層３８を形成す
る。配線層３８は，第４導電層１６ｂを抵抗体として使
用する場合の電極を兼ねている。なお，図１２（ａ）
中，符号１６ａと１６ｃは，それぞれキャパシタ素子１
６を構成する下部電極とキャパシタ絶縁膜である。ま
た，符号２３は，ゲート酸化膜である。また，符号２４
は，フィールド酸化膜である。
【０００６】
【発明が解決しようとする課題】しかしながら，上記従
来の技術では，図１２（ｂ）に示すように，開口部３４
下方の第１絶縁層２６に第２導電層２０が配置されてい
る。このため，第１絶縁層２６は，開口部３４の形成部
分で，第２導電層２０の厚みにより盛り上がる。さら
に，第４導電層１６ｂも，開口部３４の形成部分では，
第１絶縁層２６の表面形状に沿って平坦ではない。ま
た，第２絶縁層３０は，実装上等の理由により，一般的
に平坦化される。従って，第２絶縁層３０の開口部３４
形成部分は，その周囲よりも厚みが薄くなり，結果的に
開口部３４のアスペクト比が低くなって深さが浅くな
る。
来の技術では，図１２（ｂ）に示すように，開口部３４
下方の第１絶縁層２６に第２導電層２０が配置されてい
る。このため，第１絶縁層２６は，開口部３４の形成部
分で，第２導電層２０の厚みにより盛り上がる。さら
に，第４導電層１６ｂも，開口部３４の形成部分では，
第１絶縁層２６の表面形状に沿って平坦ではない。ま
た，第２絶縁層３０は，実装上等の理由により，一般的
に平坦化される。従って，第２絶縁層３０の開口部３４
形成部分は，その周囲よりも厚みが薄くなり，結果的に
開口部３４のアスペクト比が低くなって深さが浅くな
る。
【０００７】開口部３４の深さが浅くなると，図１３
（ａ）に示すように，Ｔｉ層形成時にＴｉが開口部３４
底部に堆積し易くなり，厚いＴｉ層３６ａが形成され
る。ＲＴＮ処理時には，Ｔｉ膜３６ａの表面は窒化され
るが，その内部は第４導電層１６ｂを構成するポリシリ
コンと反応してＴｉシリサイド合金が形成される。この
際，ＴｉとＳｉとが反応してＴｉＳｉが形成されると，
Ｔｉよりも体積が２１％程度減少する。また，Ｔｉと２
Ｓｉとが反応してＴｉＳｉ２が形成されると，Ｔｉより
も体積が２４％程度減少する。このため，第４導電層１
６ｂと金属層３６は，図１３（ｂ）に示すように，Ｔｉ
シリサイド合金の形成部分，すなわち開口部３４底部で
収縮し，空洞４０が形成される。その結果，金属層３６
や第４導電層１６ｂと，配線層３８との間のコンタクト
抵抗が高抵抗化する。なお，図１３（ａ）は，従来のメ
モリ部１０のメモリセル周辺部のＲＴＮ処理前の状態を
示す概略的な断面図である。また，図１３（ｂ）は，従
来のメモリ部１０のメモリセル周辺部のＲＴＮ処理後の
状態を示す概略的な断面図である。
（ａ）に示すように，Ｔｉ層形成時にＴｉが開口部３４
底部に堆積し易くなり，厚いＴｉ層３６ａが形成され
る。ＲＴＮ処理時には，Ｔｉ膜３６ａの表面は窒化され
るが，その内部は第４導電層１６ｂを構成するポリシリ
コンと反応してＴｉシリサイド合金が形成される。この
際，ＴｉとＳｉとが反応してＴｉＳｉが形成されると，
Ｔｉよりも体積が２１％程度減少する。また，Ｔｉと２
Ｓｉとが反応してＴｉＳｉ２が形成されると，Ｔｉより
も体積が２４％程度減少する。このため，第４導電層１
６ｂと金属層３６は，図１３（ｂ）に示すように，Ｔｉ
シリサイド合金の形成部分，すなわち開口部３４底部で
収縮し，空洞４０が形成される。その結果，金属層３６
や第４導電層１６ｂと，配線層３８との間のコンタクト
抵抗が高抵抗化する。なお，図１３（ａ）は，従来のメ
モリ部１０のメモリセル周辺部のＲＴＮ処理前の状態を
示す概略的な断面図である。また，図１３（ｂ）は，従
来のメモリ部１０のメモリセル周辺部のＲＴＮ処理後の
状態を示す概略的な断面図である。
【０００８】本発明は，従来の技術が有する上記問題点
に鑑みて成されたものであり，本発明の目的は，上記問
題点およびその他の問題点を解決することが可能な，新
規かつ改良された半導体装置およびその製造方法を提供
することである。
に鑑みて成されたものであり，本発明の目的は，上記問
題点およびその他の問題点を解決することが可能な，新
規かつ改良された半導体装置およびその製造方法を提供
することである。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに，本発明の第１の観点によれば，第１の導電層と，
第１の導電層上に第１の絶縁層を介して形成されるとと
もに，第１の導電層を跨ぐように延在する第２の導電層
と，第２の導電層上に形成される第２の絶縁層と，第１
の導電層と第２の導電層とが交差する領域の第２の絶縁
層上に形成される第３の絶縁層と，第１の導電層と第２
の導電層とが交差する領域に形成され，第２の絶縁層と
第３の絶縁層とを貫通し第２の導電層へ達する開口部
と，を備えることを特徴とする半導体装置が提供され
る。
めに，本発明の第１の観点によれば，第１の導電層と，
第１の導電層上に第１の絶縁層を介して形成されるとと
もに，第１の導電層を跨ぐように延在する第２の導電層
と，第２の導電層上に形成される第２の絶縁層と，第１
の導電層と第２の導電層とが交差する領域の第２の絶縁
層上に形成される第３の絶縁層と，第１の導電層と第２
の導電層とが交差する領域に形成され，第２の絶縁層と
第３の絶縁層とを貫通し第２の導電層へ達する開口部
と，を備えることを特徴とする半導体装置が提供され
る。
【００１０】本発明によれば，開口部を開口する第２の
絶縁層上に，第２の絶縁層とは個別独立した第３の絶縁
層が形成される。かかる構成により，開口部を第３の絶
縁層の厚み分，深く形成できる。このため，例えば第２
の導電層をポリシリコン層から構成し，開口部の内壁に
Ｔｉ層を熱窒化処理して得られるＴｉＮ層から成る金属
層から形成する場合，以下の効果が得られる。すなわ
ち，本発明によれば，開口部を深く形成できるので，Ｔ
ｉ層の形成時に，開口部の底部にＴｉが過度に堆積し難
くなる。かかる構成により，Ｔｉ層の熱窒化（ＲＴＮ）
処理によりＴｉＮ層から成る金属層を形成しても，Ｔｉ
層とポリシリコンから成る第２の導電層との間でシリサ
イド化される部分が少なくなる。このため，Ｔｉ層や第
２の導電層が収縮し難くなり，体積の減少を抑えること
ができる。その結果，金属層と第２の導電層との間に空
洞が形成されず，開口部内に金属層を介して形成される
配線層と第２の導電層との間のコンタクト抵抗の高抵抗
化を抑制できる。
絶縁層上に，第２の絶縁層とは個別独立した第３の絶縁
層が形成される。かかる構成により，開口部を第３の絶
縁層の厚み分，深く形成できる。このため，例えば第２
の導電層をポリシリコン層から構成し，開口部の内壁に
Ｔｉ層を熱窒化処理して得られるＴｉＮ層から成る金属
層から形成する場合，以下の効果が得られる。すなわ
ち，本発明によれば，開口部を深く形成できるので，Ｔ
ｉ層の形成時に，開口部の底部にＴｉが過度に堆積し難
くなる。かかる構成により，Ｔｉ層の熱窒化（ＲＴＮ）
処理によりＴｉＮ層から成る金属層を形成しても，Ｔｉ
層とポリシリコンから成る第２の導電層との間でシリサ
イド化される部分が少なくなる。このため，Ｔｉ層や第
２の導電層が収縮し難くなり，体積の減少を抑えること
ができる。その結果，金属層と第２の導電層との間に空
洞が形成されず，開口部内に金属層を介して形成される
配線層と第２の導電層との間のコンタクト抵抗の高抵抗
化を抑制できる。
【００１１】さらに，第３の絶縁層を開口部のアスペク
ト比が０．６以上になる厚みを有するように形成するこ
とが好ましい。発明者の知見によれば，開口部のアスペ
クト比が０．６以上であれば，開口部の底部に上記Ｔｉ
が過度に堆積しなくなる。このため，金属層形成時に，
金属層や第２の導電層の収縮および空洞化を確実に抑え
ることができる。また，かかる構成により，金属層を形
成しても，金属層の機能，例えばバリアメタル層として
の機能を維持できる。その結果，第２の導電層と配線層
との間のコンタクト抵抗の高抵抗化をさらに抑制でき
る。なお，本明細書中において，アスペクト比とは，開
口部（開孔部）の断面幅（内径）と深さとの比であり，
断面幅をａとし，深さをｂとすると，「アスペクト比＝
ｂ／ａ」で表される式から求められる。
ト比が０．６以上になる厚みを有するように形成するこ
とが好ましい。発明者の知見によれば，開口部のアスペ
クト比が０．６以上であれば，開口部の底部に上記Ｔｉ
が過度に堆積しなくなる。このため，金属層形成時に，
金属層や第２の導電層の収縮および空洞化を確実に抑え
ることができる。また，かかる構成により，金属層を形
成しても，金属層の機能，例えばバリアメタル層として
の機能を維持できる。その結果，第２の導電層と配線層
との間のコンタクト抵抗の高抵抗化をさらに抑制でき
る。なお，本明細書中において，アスペクト比とは，開
口部（開孔部）の断面幅（内径）と深さとの比であり，
断面幅をａとし，深さをｂとすると，「アスペクト比＝
ｂ／ａ」で表される式から求められる。
【００１２】また，本発明の第２の観点によれば，第１
の導電層と，第１の導電層上に第１の絶縁層を介して形
成されるとともに，第１の導電層を跨ぐように延在する
第２の導電層と，第２の導電層上に形成され，第１の導
電層と第２の導電層とが交差する領域に張り出し部を有
する第２の絶縁層と，第１の導電層と第２の導電層とが
交差する領域に形成され，第２の絶縁層の張り出し部を
貫通し第２の導電層へ達する開口部と，を備えることを
特徴とする半導体装置が提供される。
の導電層と，第１の導電層上に第１の絶縁層を介して形
成されるとともに，第１の導電層を跨ぐように延在する
第２の導電層と，第２の導電層上に形成され，第１の導
電層と第２の導電層とが交差する領域に張り出し部を有
する第２の絶縁層と，第１の導電層と第２の導電層とが
交差する領域に形成され，第２の絶縁層の張り出し部を
貫通し第２の導電層へ達する開口部と，を備えることを
特徴とする半導体装置が提供される。
【００１３】本発明によれば，第２の絶縁層の開口部を
開口する部分に張り出し部が形成される。かかる構成に
より，開口部を張り出し部の厚み分，深く形成できる。
この際，さらに第２の絶縁層を張り出し部の形成部分
で，開口部のアスペクト比が０．６以上になる厚みを有
するように形成することが好ましい。その結果，上述し
た理由により，第２の導電層と配線層との間のコンタク
ト抵抗の高抵抗化を防止できる。また，本発明によれ
ば，第２の絶縁層上に新たな絶縁層等を形成する必要が
ない。その結果，製造コストの上昇を抑え，かつ製造時
間の短縮を図ることができる。
開口する部分に張り出し部が形成される。かかる構成に
より，開口部を張り出し部の厚み分，深く形成できる。
この際，さらに第２の絶縁層を張り出し部の形成部分
で，開口部のアスペクト比が０．６以上になる厚みを有
するように形成することが好ましい。その結果，上述し
た理由により，第２の導電層と配線層との間のコンタク
ト抵抗の高抵抗化を防止できる。また，本発明によれ
ば，第２の絶縁層上に新たな絶縁層等を形成する必要が
ない。その結果，製造コストの上昇を抑え，かつ製造時
間の短縮を図ることができる。
【００１４】また，本発明の第３の観点によれば，第１
の導電層と，第１の導電層上に第１の絶縁層を介して形
成される第２の導電層と，第２の導電層上に形成される
第２の絶縁層と，第１の導電層と第２の導電層とが交差
する領域を除く領域に形成され，第２の絶縁層を貫通し
第２の導電層へ達する開口部と，を備えることを特徴と
する半導体装置が提供される。
の導電層と，第１の導電層上に第１の絶縁層を介して形
成される第２の導電層と，第２の導電層上に形成される
第２の絶縁層と，第１の導電層と第２の導電層とが交差
する領域を除く領域に形成され，第２の絶縁層を貫通し
第２の導電層へ達する開口部と，を備えることを特徴と
する半導体装置が提供される。
【００１５】本発明によれば，開口部下方の第１の絶縁
層に第１の導電層が配置されていない。かかる構成によ
り，開口部を形成する部分では，第１の絶縁層が第１の
導電層の厚みによる影響を受けないので，第１の絶縁層
の上面は平坦に保たれる。このため，第２の導電層上に
第２の絶縁層を形成しても，第２の絶縁層の厚みが薄く
ならず，所定の膜厚を確保できる。この際，さらに第２
の絶縁層を開口部のアスペクト比が０．６以上になる厚
みを有するように形成することが好ましい。その結果，
上記所定深さあるいはアスペクト比の開口部を形成でき
る。また，本発明によれば，第２の導電層の配置位置を
変更したので，第２の絶縁層の形状変更や新たな絶縁層
の形成を伴うことがない。その結果，既存の製造工程お
よび製造装置を活用でき，製造コストの上昇をさらに抑
制できる。
層に第１の導電層が配置されていない。かかる構成によ
り，開口部を形成する部分では，第１の絶縁層が第１の
導電層の厚みによる影響を受けないので，第１の絶縁層
の上面は平坦に保たれる。このため，第２の導電層上に
第２の絶縁層を形成しても，第２の絶縁層の厚みが薄く
ならず，所定の膜厚を確保できる。この際，さらに第２
の絶縁層を開口部のアスペクト比が０．６以上になる厚
みを有するように形成することが好ましい。その結果，
上記所定深さあるいはアスペクト比の開口部を形成でき
る。また，本発明によれば，第２の導電層の配置位置を
変更したので，第２の絶縁層の形状変更や新たな絶縁層
の形成を伴うことがない。その結果，既存の製造工程お
よび製造装置を活用でき，製造コストの上昇をさらに抑
制できる。
【００１６】また，本発明の第４の観点によれば，第１
の導電層と，第１の導電層上に第１の絶縁層を介して形
成されるとともに，第１の導電層を跨ぐように延在する
第２の導電層と，第２の導電層上に形成される第２の絶
縁層と，第１の導電層から１．５μｍ以上離間して形成
され，第２の絶縁層を貫通し第２の導電層へ達する開口
部と，を備えることを特徴とする半導体装置が提供され
る。
の導電層と，第１の導電層上に第１の絶縁層を介して形
成されるとともに，第１の導電層を跨ぐように延在する
第２の導電層と，第２の導電層上に形成される第２の絶
縁層と，第１の導電層から１．５μｍ以上離間して形成
され，第２の絶縁層を貫通し第２の導電層へ達する開口
部と，を備えることを特徴とする半導体装置が提供され
る。
【００１７】本発明によれば，開口部を第１の導電層か
ら上記距離以上離れた第２の絶縁層に形成する。発明者
の知見によれば，第１の絶縁層は，第１の導電層から
１．５μｍ以上離れれば，第１の導電層の厚みの影響を
受けず，上面が盛り上がずに実質的に平坦となる。この
ため，開口部の形成部分では，第２の絶縁層の厚みが薄
くならず，所定の膜厚を確保できる。この際，さらに第
２の絶縁層を開口部のアスペクト比が０．６以上になる
厚みを有するように形成することが好ましい。その結
果，上記所定深さあるいはアスペクト比の開口部を形成
できる。また，本発明によれば，開口部の形成位置を変
更したので，第３の観点にかかる発明と同様に，第２の
絶縁層の形状変更や新たな絶縁層の形成を伴うことがな
い。その結果，既存の製造工程および製造装置を活用で
き，製造コストの上昇をさらに抑制できる。
ら上記距離以上離れた第２の絶縁層に形成する。発明者
の知見によれば，第１の絶縁層は，第１の導電層から
１．５μｍ以上離れれば，第１の導電層の厚みの影響を
受けず，上面が盛り上がずに実質的に平坦となる。この
ため，開口部の形成部分では，第２の絶縁層の厚みが薄
くならず，所定の膜厚を確保できる。この際，さらに第
２の絶縁層を開口部のアスペクト比が０．６以上になる
厚みを有するように形成することが好ましい。その結
果，上記所定深さあるいはアスペクト比の開口部を形成
できる。また，本発明によれば，開口部の形成位置を変
更したので，第３の観点にかかる発明と同様に，第２の
絶縁層の形状変更や新たな絶縁層の形成を伴うことがな
い。その結果，既存の製造工程および製造装置を活用で
き，製造コストの上昇をさらに抑制できる。
【００１８】さらに，第１の導電層の下方に第１の絶縁
層を介して第３の導電層を配置し，開口部を第１の導電
層と第３の導電層から１．５μｍ以上離間した第２の絶
縁層に形成することが好ましい。さらに，第３の導電層
を第３の絶縁層上に形成し，開口部を第１の導電層と第
３の導電層と第３の絶縁層から１．５μｍ以上離間した
第２の絶縁層に形成することが好ましい。かかる構成に
よれば，開口部の深さをより深くあるいはアスペクト比
をより高くすることができる。
層を介して第３の導電層を配置し，開口部を第１の導電
層と第３の導電層から１．５μｍ以上離間した第２の絶
縁層に形成することが好ましい。さらに，第３の導電層
を第３の絶縁層上に形成し，開口部を第１の導電層と第
３の導電層と第３の絶縁層から１．５μｍ以上離間した
第２の絶縁層に形成することが好ましい。かかる構成に
よれば，開口部の深さをより深くあるいはアスペクト比
をより高くすることができる。
【００１９】また，本発明の第５の観点によれば，第１
の導電層上に，第１の絶縁層を形成する工程と，第１の
絶縁層上に，第１の導電層を跨ぐように延在する第２の
導電層を形成する工程と，第１の導電層と第２の導電層
とが交差する領域の第２の絶縁層上に，第３の絶縁層を
形成する工程と，第１の導電層と第２の導電層とが交差
する領域に，第２の絶縁層と第３の絶縁層とを貫通し第
２の導電層へ達する開口部を形成する工程と，を含むこ
とを特徴とする半導体装置の製造方法が提供される。本
発明によれば，上述した第１の観点の発明にかかる半導
体装置を形成することができる。この際，さらに第３の
絶縁層を形成する工程として，第３の絶縁層を開口部の
アスペクト比が０．６以上になる厚みに形成する工程を
行うことが好ましい。
の導電層上に，第１の絶縁層を形成する工程と，第１の
絶縁層上に，第１の導電層を跨ぐように延在する第２の
導電層を形成する工程と，第１の導電層と第２の導電層
とが交差する領域の第２の絶縁層上に，第３の絶縁層を
形成する工程と，第１の導電層と第２の導電層とが交差
する領域に，第２の絶縁層と第３の絶縁層とを貫通し第
２の導電層へ達する開口部を形成する工程と，を含むこ
とを特徴とする半導体装置の製造方法が提供される。本
発明によれば，上述した第１の観点の発明にかかる半導
体装置を形成することができる。この際，さらに第３の
絶縁層を形成する工程として，第３の絶縁層を開口部の
アスペクト比が０．６以上になる厚みに形成する工程を
行うことが好ましい。
【００２０】また，本発明の第６の観点によれば，第１
の導電層上に，第１の絶縁層を形成する工程と，第１の
絶縁層上に，第１の導電層を跨ぐように延在する第２の
導電層を形成する工程と，第２の導電層上に，第１の導
電層と第２の導電層とが交差する領域に張り出し部を有
する第２の絶縁層を形成する工程と，第１の導電層と第
２の導電層とが交差する領域に，第２の絶縁層の張り出
し部を貫通し第２の導電層へ達する開口部を形成する工
程と，を含むことを特徴とする半導体装置の製造方法が
提供される。本発明によれば，上述した第２の観点の発
明にかかる半導体装置を形成することができる。この
際，さらに第２の絶縁層を形成する工程として，第２の
絶縁層を張り出し部の形成部分で，開口部のアスペクト
比が０．６以上になる厚みに形成する工程を行うことが
好ましい。
の導電層上に，第１の絶縁層を形成する工程と，第１の
絶縁層上に，第１の導電層を跨ぐように延在する第２の
導電層を形成する工程と，第２の導電層上に，第１の導
電層と第２の導電層とが交差する領域に張り出し部を有
する第２の絶縁層を形成する工程と，第１の導電層と第
２の導電層とが交差する領域に，第２の絶縁層の張り出
し部を貫通し第２の導電層へ達する開口部を形成する工
程と，を含むことを特徴とする半導体装置の製造方法が
提供される。本発明によれば，上述した第２の観点の発
明にかかる半導体装置を形成することができる。この
際，さらに第２の絶縁層を形成する工程として，第２の
絶縁層を張り出し部の形成部分で，開口部のアスペクト
比が０．６以上になる厚みに形成する工程を行うことが
好ましい。
【００２１】また，本発明の第７の観点によれば，第１
の導電層上に，第１の絶縁層を形成する工程と，第１の
絶縁層上に，第２の導電層を形成する工程と，第２の導
電層上に，第２の絶縁層を形成する工程と，第１の導電
層と第２の導電層とが交差する領域を除く領域に，第２
の絶縁層を貫通し第２の導電層へ達する開口部を形成す
る工程と，を含むことを特徴とする半導体装置の製造方
法が提供される。本発明によれば，上述した第３の観点
の発明にかかる半導体装置を形成することができる。こ
の際，さらに第２の絶縁層を形成する工程として，第２
の絶縁層を開口部のアスペクト比が０．６以上になる厚
みに形成する工程を行うことが好ましい。
の導電層上に，第１の絶縁層を形成する工程と，第１の
絶縁層上に，第２の導電層を形成する工程と，第２の導
電層上に，第２の絶縁層を形成する工程と，第１の導電
層と第２の導電層とが交差する領域を除く領域に，第２
の絶縁層を貫通し第２の導電層へ達する開口部を形成す
る工程と，を含むことを特徴とする半導体装置の製造方
法が提供される。本発明によれば，上述した第３の観点
の発明にかかる半導体装置を形成することができる。こ
の際，さらに第２の絶縁層を形成する工程として，第２
の絶縁層を開口部のアスペクト比が０．６以上になる厚
みに形成する工程を行うことが好ましい。
【００２２】また，本発明の第８の観点によれば，第１
の導電層上に，第１の絶縁層を形成する工程と，第１の
絶縁層上に，第１の導電層を跨ぐように延在する第２の
導電層を形成する工程と，第２の導電層上に，第２の絶
縁層を形成する工程と，第１の導電層から１．５μｍ以
上離間するとともに，第２の絶縁層を貫通し第２の導電
層へ達する開口部を形成する工程と，を含むことを特徴
とする半導体装置の製造方法が提供される。本発明によ
れば，上述した第４の観点の発明にかかる半導体装置を
形成することができる。この際，さらに第２の絶縁層を
形成する工程として，第２の絶縁層を開口部のアスペク
ト比が０．６以上になる厚みに形成する工程を行うこと
が好ましい。
の導電層上に，第１の絶縁層を形成する工程と，第１の
絶縁層上に，第１の導電層を跨ぐように延在する第２の
導電層を形成する工程と，第２の導電層上に，第２の絶
縁層を形成する工程と，第１の導電層から１．５μｍ以
上離間するとともに，第２の絶縁層を貫通し第２の導電
層へ達する開口部を形成する工程と，を含むことを特徴
とする半導体装置の製造方法が提供される。本発明によ
れば，上述した第４の観点の発明にかかる半導体装置を
形成することができる。この際，さらに第２の絶縁層を
形成する工程として，第２の絶縁層を開口部のアスペク
ト比が０．６以上になる厚みに形成する工程を行うこと
が好ましい。
【００２３】さらに，第１の絶縁層の形成前に第１の導
電層の下方に配置される第３の導電層を形成する工程を
行い，開口部を形成する工程として開口部を第１の導電
層と第３の導電層から１．５μｍ以上離間した第２の絶
縁層に形成する工程を行うことが好ましい。さらに，第
３の導電層を形成する前に第３の絶縁層を形成する工程
と，第３の絶縁層上に第３の導電層を形成する工程とを
行い，開口部を形成する工程として開口部を第１の導電
層と第３の導電層と第３の絶縁層から１．５μｍ以上離
間した前記第２の絶縁層に形成する工程を行うことが好
ましい。かかる構成によれば，開口部の深さをより深く
あるいはアスペクト比をより高くすることができる。
電層の下方に配置される第３の導電層を形成する工程を
行い，開口部を形成する工程として開口部を第１の導電
層と第３の導電層から１．５μｍ以上離間した第２の絶
縁層に形成する工程を行うことが好ましい。さらに，第
３の導電層を形成する前に第３の絶縁層を形成する工程
と，第３の絶縁層上に第３の導電層を形成する工程とを
行い，開口部を形成する工程として開口部を第１の導電
層と第３の導電層と第３の絶縁層から１．５μｍ以上離
間した前記第２の絶縁層に形成する工程を行うことが好
ましい。かかる構成によれば，開口部の深さをより深く
あるいはアスペクト比をより高くすることができる。
【００２４】
【発明の実施の形態】以下に，添付図面を参照しながら
本発明にかかる半導体装置およびその製造方法をＣＯＢ
型ＤＲＡＭおよびその製造方法に適用した好適な実施の
形態について，詳細に説明する。なお，以下の各実施の
形態において，略同一の機能および構成を有する構成要
素については，同一の符号を付することにより，重複説
明を省略する。
本発明にかかる半導体装置およびその製造方法をＣＯＢ
型ＤＲＡＭおよびその製造方法に適用した好適な実施の
形態について，詳細に説明する。なお，以下の各実施の
形態において，略同一の機能および構成を有する構成要
素については，同一の符号を付することにより，重複説
明を省略する。
【００２５】（第１の実施の形態）まず，図１〜図６を
参照しながら，第１の実施の形態のＣＯＢ型ＤＲＡＭの
メモリ部１００の構成について説明する。なお，図１
は，メモリ部１００のメモリセル部を示す概略的な平面
図である。図２は，メモリ部１００のメモリセル周辺部
を示す概略的な平面図である。図３（ａ），図４（ａ）
および図５（ａ）は，メモリ部１００のメモリセル部１
２を図１に示すＡ−Ａ線に沿う平面において切断した概
略的な断面図である。図３（ｂ），図４（ｂ），図５
（ｂ），図６（ａ）〜図６（ｃ）は，メモリ部１００の
メモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面にお
いて切断した概略的な断面図である。
参照しながら，第１の実施の形態のＣＯＢ型ＤＲＡＭの
メモリ部１００の構成について説明する。なお，図１
は，メモリ部１００のメモリセル部を示す概略的な平面
図である。図２は，メモリ部１００のメモリセル周辺部
を示す概略的な平面図である。図３（ａ），図４（ａ）
および図５（ａ）は，メモリ部１００のメモリセル部１
２を図１に示すＡ−Ａ線に沿う平面において切断した概
略的な断面図である。図３（ｂ），図４（ｂ），図５
（ｂ），図６（ａ）〜図６（ｃ）は，メモリ部１００の
メモリセル周辺部を図２に示すＢ−Ｂ線に沿う平面にお
いて切断した概略的な断面図である。
【００２６】本実施の形態にかかるメモリ部１００は，
図１に示すように，半導体基板２２上にマトリクス状に
配置されたメモリセル群を構成するメモリセル部１２を
備えている。また，メモリセル部１２は，不図示のトラ
ンジスタ部（素子）と，図１および図３（ａ）に示すキ
ャパシタ部（素子）１６から構成されている。
図１に示すように，半導体基板２２上にマトリクス状に
配置されたメモリセル群を構成するメモリセル部１２を
備えている。また，メモリセル部１２は，不図示のトラ
ンジスタ部（素子）と，図１および図３（ａ）に示すキ
ャパシタ部（素子）１６から構成されている。
【００２７】トランジスタ部は，例えばＭＯＳ（Ｍｅｔ
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ト
ランジスタから成り，図１および図３（ａ）に示すよう
に，第１導電層１８と第２導電層２０を備えている。第
１導電層１８は，例えばワード線を成しており，図３
（ａ）に示すように，半導体基板２２上にフィールド酸
化膜２４またはゲート酸化膜２３を介して形成されてい
る。また，半導体基板２２上には，第１絶縁層２６が形
成され，第１導電層１８やフィールド酸化膜２４を覆っ
ている。また，第２導電層２０は，例えばビット線を成
しており，図３（ａ）および図３（ｂ）に示すように，
第１絶縁層２６内の第１導電層１８上方に配置されてい
る。
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ト
ランジスタから成り，図１および図３（ａ）に示すよう
に，第１導電層１８と第２導電層２０を備えている。第
１導電層１８は，例えばワード線を成しており，図３
（ａ）に示すように，半導体基板２２上にフィールド酸
化膜２４またはゲート酸化膜２３を介して形成されてい
る。また，半導体基板２２上には，第１絶縁層２６が形
成され，第１導電層１８やフィールド酸化膜２４を覆っ
ている。また，第２導電層２０は，例えばビット線を成
しており，図３（ａ）および図３（ｂ）に示すように，
第１絶縁層２６内の第１導電層１８上方に配置されてい
る。
【００２８】また，キャパシタ部１６は，図１および図
３（ａ）に示すように，各第１導電層１８間の第１絶縁
層２６に形成されたセルラインコンタクト２８内に形成
されている。また，キャパシタ部１６は，図３（ａ）に
示すように，下部電極（ストレージノード）１６ａと第
４導電層（セルプレート電極（上部電極））１６ｂとで
キャパシタ絶縁膜１６ｃを挟持して成る。下部電極１６
ａおよび第４導電層１６ｂは，導電性材料，例えばポリ
シリコンから構成されている。また，キャパシタ絶縁膜
１６ｃは，絶縁性材料，例えばＳｉＮ（Ｓｉ３Ｎ４）か
ら構成されている。
３（ａ）に示すように，各第１導電層１８間の第１絶縁
層２６に形成されたセルラインコンタクト２８内に形成
されている。また，キャパシタ部１６は，図３（ａ）に
示すように，下部電極（ストレージノード）１６ａと第
４導電層（セルプレート電極（上部電極））１６ｂとで
キャパシタ絶縁膜１６ｃを挟持して成る。下部電極１６
ａおよび第４導電層１６ｂは，導電性材料，例えばポリ
シリコンから構成されている。また，キャパシタ絶縁膜
１６ｃは，絶縁性材料，例えばＳｉＮ（Ｓｉ３Ｎ４）か
ら構成されている。
【００２９】また，第４導電層１６ｂは，図１および図
３（ａ）に示すメモリセル部１２のキャパシタ部１６に
加え，図２および図３（ｂ）に示すメモリセル周辺部に
渡り形成される。また，第４導電層１６ｂは，例えばＣ
ＶＤ法により第１絶縁層２６上にポリシリコン膜を形成
した後，フォトリソエッチングによりパターニングして
形成される。また，図２および図３（ｂ）に示すメモリ
セル周辺部に形成された第４導電層１６ｂは，抵抗体と
して使用される。また，メモリセル周辺部では，図２に
示すように，第４導電層１６ｂの下方に第２導電層２０
がランダムに配置され，第２導電層１６ｂが第２導電層
２０上方を通過する。
３（ａ）に示すメモリセル部１２のキャパシタ部１６に
加え，図２および図３（ｂ）に示すメモリセル周辺部に
渡り形成される。また，第４導電層１６ｂは，例えばＣ
ＶＤ法により第１絶縁層２６上にポリシリコン膜を形成
した後，フォトリソエッチングによりパターニングして
形成される。また，図２および図３（ｂ）に示すメモリ
セル周辺部に形成された第４導電層１６ｂは，抵抗体と
して使用される。また，メモリセル周辺部では，図２に
示すように，第４導電層１６ｂの下方に第２導電層２０
がランダムに配置され，第２導電層１６ｂが第２導電層
２０上方を通過する。
【００３０】また，第４導電層１６ｂの形成後，基板表
面の平坦化および第４導電層１６ｂに接続する配線層３
８の形成を行う。まず，図４（ａ）および図４（ｂ）に
示すように，第４導電層１６ｂが形成された第１絶縁層
２６上に，ＣＶＤ法により，例えばＢＰＳＧ（Ｂｏｒｏ
ｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
から成る第２絶縁層３０を形成する。第２絶縁層３０
は，例えば１２００ｎｍ〜１８００ｎｍの厚み成膜され
る。その後，第２絶縁層３０をドライフローする。次い
で，第２絶縁層３０上にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌ
ａｓｓ）を，例えば４００ｎｍ〜５００ｎｍの厚みで塗
布後，ベークしてＳＯＧから成る被膜３２を形成する。
次いで，図５（ａ）および図５（ｂ）に示すように，被
膜３２および第２絶縁層３０をエッチバックする。この
際，被膜３２は除去され，第２絶縁層３０の露出面が平
坦化される。
面の平坦化および第４導電層１６ｂに接続する配線層３
８の形成を行う。まず，図４（ａ）および図４（ｂ）に
示すように，第４導電層１６ｂが形成された第１絶縁層
２６上に，ＣＶＤ法により，例えばＢＰＳＧ（Ｂｏｒｏ
ｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
から成る第２絶縁層３０を形成する。第２絶縁層３０
は，例えば１２００ｎｍ〜１８００ｎｍの厚み成膜され
る。その後，第２絶縁層３０をドライフローする。次い
で，第２絶縁層３０上にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌ
ａｓｓ）を，例えば４００ｎｍ〜５００ｎｍの厚みで塗
布後，ベークしてＳＯＧから成る被膜３２を形成する。
次いで，図５（ａ）および図５（ｂ）に示すように，被
膜３２および第２絶縁層３０をエッチバックする。この
際，被膜３２は除去され，第２絶縁層３０の露出面が平
坦化される。
【００３１】次いで，本実施の形態の特徴的な工程を行
う。まず，図６（ａ）に示すように，第２絶縁層３０上
に，ＣＶＤ法により，第３絶縁層１０２を形成する。第
３絶縁層１０２は，例えば第２絶縁層３０と同一の材料
であるＢＰＳＧから構成される。また，第３絶縁層１０
２は，所定深さの開口部１０４を形成可能な厚みに成膜
される。該開口部１０４の深さは，後述の工程で開口部
１０４底部に堆積するＴｉ層３６ａが，ＲＴＮ処理時に
第４導電層１６ｂと金属層３６との間に空洞４０が形成
されない程度の厚みになるように設定される。かかる条
件を満たす開口部１０４は，上述したように，アスペク
ト比が０．６以上の時に形成される。従って，開口部１
０４の深さは，例えば開口部１０４の断面幅（内径）が
０．６μｍであれば，３６０ｎｍ以上となる。ただし，
第４導電層１６ｂと第３絶縁層１０２との間には，第２
絶縁層３０が介装されている。従って，第３絶縁層１０
２は，第２導電層２０の上方に配された第２絶縁層３０
の厚みがエッチバック後に例えば１００ｎｍである場
合，２６０ｎｍ以上の厚みに成膜する。
う。まず，図６（ａ）に示すように，第２絶縁層３０上
に，ＣＶＤ法により，第３絶縁層１０２を形成する。第
３絶縁層１０２は，例えば第２絶縁層３０と同一の材料
であるＢＰＳＧから構成される。また，第３絶縁層１０
２は，所定深さの開口部１０４を形成可能な厚みに成膜
される。該開口部１０４の深さは，後述の工程で開口部
１０４底部に堆積するＴｉ層３６ａが，ＲＴＮ処理時に
第４導電層１６ｂと金属層３６との間に空洞４０が形成
されない程度の厚みになるように設定される。かかる条
件を満たす開口部１０４は，上述したように，アスペク
ト比が０．６以上の時に形成される。従って，開口部１
０４の深さは，例えば開口部１０４の断面幅（内径）が
０．６μｍであれば，３６０ｎｍ以上となる。ただし，
第４導電層１６ｂと第３絶縁層１０２との間には，第２
絶縁層３０が介装されている。従って，第３絶縁層１０
２は，第２導電層２０の上方に配された第２絶縁層３０
の厚みがエッチバック後に例えば１００ｎｍである場
合，２６０ｎｍ以上の厚みに成膜する。
【００３２】次いで，第３絶縁層１０２上に不図示のフ
ォトレジスト膜を形成する。この際，フォトレジスト膜
は，開口部１０４を形成する第４導電層１６ｂ上方に配
置する。その後，フォトレジスト膜をマスクとして，ド
ライエッチング処理を行い，図６（ｂ）に示すように，
第３絶縁層１０２をパターニングする。かかる構成によ
り，第２絶縁層３０上の第４導電層１６ｂ上方に，第３
絶縁層１０２が形成される。
ォトレジスト膜を形成する。この際，フォトレジスト膜
は，開口部１０４を形成する第４導電層１６ｂ上方に配
置する。その後，フォトレジスト膜をマスクとして，ド
ライエッチング処理を行い，図６（ｂ）に示すように，
第３絶縁層１０２をパターニングする。かかる構成によ
り，第２絶縁層３０上の第４導電層１６ｂ上方に，第３
絶縁層１０２が形成される。
【００３３】次いで，第２および第３絶縁層３０，１０
２に，図６（ｃ）に示すように，第４導電層１６ｂに接
続される開口部１０４を形成する。開口部１０４は，フ
ォトリソエッチングにより，第４導電層１６ｂが露出す
るように形成される。また，開口部１０４は，第２およ
び第３絶縁層３０，１０２の厚みにより，０．６以上の
アスペクト比を有し，３６０ｎｍ以上の深さに形成され
る。次いで，開口部１０４の内壁面および周辺部に，例
えばＣＶＤ法により，金属層の構成材料，例えばＴｉ膜
３６ａを６０ｎｍ〜１２０ｎｍの厚みに成膜する。その
後，Ｔｉ膜３６ａを，ＲＴＮ処理により表面を窒化させ
て，ＴｉＮから成る金属層３６を形成する。同時に，第
４導電層１６ｂを構成するポリシリコンとＴｉとを反応
させて，開口部１０４底部にＴｉシリサイド合金を形成
する。次いで，開口部１０４内に，例えばＣＶＤ法によ
りＷを埋め込み，フォトリソエッチングによりパターニ
ングして配線層３８を形成する。
２に，図６（ｃ）に示すように，第４導電層１６ｂに接
続される開口部１０４を形成する。開口部１０４は，フ
ォトリソエッチングにより，第４導電層１６ｂが露出す
るように形成される。また，開口部１０４は，第２およ
び第３絶縁層３０，１０２の厚みにより，０．６以上の
アスペクト比を有し，３６０ｎｍ以上の深さに形成され
る。次いで，開口部１０４の内壁面および周辺部に，例
えばＣＶＤ法により，金属層の構成材料，例えばＴｉ膜
３６ａを６０ｎｍ〜１２０ｎｍの厚みに成膜する。その
後，Ｔｉ膜３６ａを，ＲＴＮ処理により表面を窒化させ
て，ＴｉＮから成る金属層３６を形成する。同時に，第
４導電層１６ｂを構成するポリシリコンとＴｉとを反応
させて，開口部１０４底部にＴｉシリサイド合金を形成
する。次いで，開口部１０４内に，例えばＣＶＤ法によ
りＷを埋め込み，フォトリソエッチングによりパターニ
ングして配線層３８を形成する。
【００３４】以上のように，本実施の形態によれば，開
口部１０４を第２および第３絶縁層３０，１０２を介し
て形成する。かかる構成により，開口部１０４の深さ
を，第３絶縁層１０２の厚み分，従来の開口部３４より
も深くできる。このため，開口部１０４底部に厚いＴｉ
膜３６ａが形成されず，ＲＴＮ処理時に第４導電層１６
ｂや金属層３６に空洞４０が形成されることがない。そ
の結果，第４導電層１６ｂや金属層３６と，配線層３８
との間のコンタクト抵抗を高抵抗化を抑えることができ
る。
口部１０４を第２および第３絶縁層３０，１０２を介し
て形成する。かかる構成により，開口部１０４の深さ
を，第３絶縁層１０２の厚み分，従来の開口部３４より
も深くできる。このため，開口部１０４底部に厚いＴｉ
膜３６ａが形成されず，ＲＴＮ処理時に第４導電層１６
ｂや金属層３６に空洞４０が形成されることがない。そ
の結果，第４導電層１６ｂや金属層３６と，配線層３８
との間のコンタクト抵抗を高抵抗化を抑えることができ
る。
【００３５】（第２の実施の形態）次に，図７を参照し
ながら，本発明の第２の実施の形態のメモリ部２００に
ついて説明する。なお，図７（ａ），図７（ｂ）および
図７（ｃ）は，メモリ部２００のメモリセル周辺部を図
２に示すＢ−Ｂ線に沿う平面において切断した概略的な
断面図である。
ながら，本発明の第２の実施の形態のメモリ部２００に
ついて説明する。なお，図７（ａ），図７（ｂ）および
図７（ｃ）は，メモリ部２００のメモリセル周辺部を図
２に示すＢ−Ｂ線に沿う平面において切断した概略的な
断面図である。
【００３６】本実施の形態にかかるメモリ部２００を形
成する場合には，まず上記メモリ部１００と同様に，図
３〜図４に示す第２絶縁層２０２および被膜３２を形成
した後，図５に示すように第２絶縁層２０２のエッチバ
ックを開始する。
成する場合には，まず上記メモリ部１００と同様に，図
３〜図４に示す第２絶縁層２０２および被膜３２を形成
した後，図５に示すように第２絶縁層２０２のエッチバ
ックを開始する。
【００３７】エッチバック開始後，上記第１の実施の形
態とは異なり，第２絶縁層２０２が第４導電層１６ｂの
上方でアスペクト比が０．６以上の開口部１０４を形成
できる厚み，例えば３６０ｎｍになった際に，エッチバ
ックを一旦停止する。次いで，図７（ａ）に示すよう
に，第４導電層１６ｂ上方の第２絶縁層２０２上にフォ
トレジスト膜２０４を形成する。その後，再びエッチバ
ックを開始し，フォトレジスト膜２０４が形成されてい
る部分以外の第２絶縁層２０２の平坦化を行う。次い
で，図７（ｂ）に示すように，フォトレジスト膜２０４
を除去する。かかる構成により，第２絶縁層２０２のフ
ォトレジスト膜２０４が形成されている部分は，エッチ
バックされず，上記厚みが維持される。その結果，第２
絶縁層２０２に，上記深さの開口部２０６を形成可能な
張り出し部２０２ａが形成される。
態とは異なり，第２絶縁層２０２が第４導電層１６ｂの
上方でアスペクト比が０．６以上の開口部１０４を形成
できる厚み，例えば３６０ｎｍになった際に，エッチバ
ックを一旦停止する。次いで，図７（ａ）に示すよう
に，第４導電層１６ｂ上方の第２絶縁層２０２上にフォ
トレジスト膜２０４を形成する。その後，再びエッチバ
ックを開始し，フォトレジスト膜２０４が形成されてい
る部分以外の第２絶縁層２０２の平坦化を行う。次い
で，図７（ｂ）に示すように，フォトレジスト膜２０４
を除去する。かかる構成により，第２絶縁層２０２のフ
ォトレジスト膜２０４が形成されている部分は，エッチ
バックされず，上記厚みが維持される。その結果，第２
絶縁層２０２に，上記深さの開口部２０６を形成可能な
張り出し部２０２ａが形成される。
【００３８】次いで，第２絶縁層２０２の張り出し部２
０２ａ形成部分に，図７（ｃ）に示すように，開口部２
０６を形成する。開口部２０６は，上記メモリ部１００
の形成工程と同様に，フォトリソエッチングにより形成
される。また，開口部２０６は，第２絶縁層２０２の張
り出し部２０２ａの厚みにより，０．６以上のアスペク
ト比を有し，３６０ｎｍ以上の深さに形成される。次い
で，上記メモリ部１００と同様に図６（ｃ）に示す工程
を行い，開口部２０６内壁面に金属層３６を形成した
後，開口部２０６内に配線層３８を形成する。
０２ａ形成部分に，図７（ｃ）に示すように，開口部２
０６を形成する。開口部２０６は，上記メモリ部１００
の形成工程と同様に，フォトリソエッチングにより形成
される。また，開口部２０６は，第２絶縁層２０２の張
り出し部２０２ａの厚みにより，０．６以上のアスペク
ト比を有し，３６０ｎｍ以上の深さに形成される。次い
で，上記メモリ部１００と同様に図６（ｃ）に示す工程
を行い，開口部２０６内壁面に金属層３６を形成した
後，開口部２０６内に配線層３８を形成する。
【００３９】以上のように，本実施の形態によれば，第
２絶縁層２０２の張り出し部２０２ａの形成部分に開口
部２０６を形成する。かかる構成により，上記第１の実
施の形態と同様に，所定深さの開口部２０６を形成でき
る。また，本実施の形態によれば，張り出し部２０２ａ
を第２絶縁層２０２と一体形成するので，第２絶縁層２
０２上に新たな絶縁層を形成する必要がない。その結
果，製造コストの削減および製造時間の短縮を達成する
ことができる。
２絶縁層２０２の張り出し部２０２ａの形成部分に開口
部２０６を形成する。かかる構成により，上記第１の実
施の形態と同様に，所定深さの開口部２０６を形成でき
る。また，本実施の形態によれば，張り出し部２０２ａ
を第２絶縁層２０２と一体形成するので，第２絶縁層２
０２上に新たな絶縁層を形成する必要がない。その結
果，製造コストの削減および製造時間の短縮を達成する
ことができる。
【００４０】（第３の実施の形態）次に，図８を参照し
ながら，本発明の第３の実施の形態のメモリ部３００に
ついて説明する。なお，図８（ａ）および図８（ｂ）
は，メモリ部３００のメモリセル周辺部を図２に示すＢ
−Ｂ線に沿う平面において切断した概略的な断面図であ
る。
ながら，本発明の第３の実施の形態のメモリ部３００に
ついて説明する。なお，図８（ａ）および図８（ｂ）
は，メモリ部３００のメモリセル周辺部を図２に示すＢ
−Ｂ線に沿う平面において切断した概略的な断面図であ
る。
【００４１】本実施の形態にかかるメモリ部３００を形
成する場合には，まず上記メモリ部１００と同様に，図
３〜図５に示す工程を行い，第２絶縁層３０表面を平坦
化する。ただし，第４導電層１６ｂは，上記第１および
第２の実施の形態とは異なり，メモリセル周辺部では第
２導電層２０などの各種素子が形成されている領域以外
に形成されている。このため，第４導電層１６ｂと半導
体基板２２との間に配される第１絶縁層２６には，第２
導電層２０を初めとする各種素子が形成されていない。
また，第２絶縁層３０は，図８（ａ）に示すように，第
４導電層１６ｂ上の部分では，後述の開口部３０２のア
スペクト比が０．６以上になる厚み，例えば上記第１〜
第２の実施の形態と同様に３６０ｎｍ以上の厚みに形成
されている。
成する場合には，まず上記メモリ部１００と同様に，図
３〜図５に示す工程を行い，第２絶縁層３０表面を平坦
化する。ただし，第４導電層１６ｂは，上記第１および
第２の実施の形態とは異なり，メモリセル周辺部では第
２導電層２０などの各種素子が形成されている領域以外
に形成されている。このため，第４導電層１６ｂと半導
体基板２２との間に配される第１絶縁層２６には，第２
導電層２０を初めとする各種素子が形成されていない。
また，第２絶縁層３０は，図８（ａ）に示すように，第
４導電層１６ｂ上の部分では，後述の開口部３０２のア
スペクト比が０．６以上になる厚み，例えば上記第１〜
第２の実施の形態と同様に３６０ｎｍ以上の厚みに形成
されている。
【００４２】次いで，第２絶縁層３０のメモリセル周辺
部に，フォトリソエッチングにより，第４導電層１６ｂ
に接続される開口部３０２を形成する。本実施の形態で
は，すでに説明したように，上記第１および第２の実施
の形態とは異なり，開口部３０２下方の第１絶縁層２６
に第２導電層２０などの厚みを有する各種素子が配置さ
れていない。また，開口部３０２が形成される部分で
は，第２絶縁層３０が上記厚みに設定されている。この
ため，開口部３０２は，０．６以上のアスペクト比で，
例えば３６０ｎｍ以上の深さに形成される。次いで，図
８（ｂ）に示すように，図６（ｃ）に示すメモリ部１０
０の形成工程と同様に，開口部３０２の内壁に金属層３
６を形成し，開口部３０２内に配線層３８を形成する。
部に，フォトリソエッチングにより，第４導電層１６ｂ
に接続される開口部３０２を形成する。本実施の形態で
は，すでに説明したように，上記第１および第２の実施
の形態とは異なり，開口部３０２下方の第１絶縁層２６
に第２導電層２０などの厚みを有する各種素子が配置さ
れていない。また，開口部３０２が形成される部分で
は，第２絶縁層３０が上記厚みに設定されている。この
ため，開口部３０２は，０．６以上のアスペクト比で，
例えば３６０ｎｍ以上の深さに形成される。次いで，図
８（ｂ）に示すように，図６（ｃ）に示すメモリ部１０
０の形成工程と同様に，開口部３０２の内壁に金属層３
６を形成し，開口部３０２内に配線層３８を形成する。
【００４３】以上のように，本実施の形態によれば，上
記所定深さの開口部３０２を形成する場合でも，第２絶
縁層３０上に他の絶縁層を形成したり，あるいは第２絶
縁層３０をパターニングする必要がない。このため，製
造コストを抑制し，製造時間を短縮できる。また，本実
施の形態によれば，従来の製造工程からの変更点が少な
いため，既存の製造工程および製造設備を活用すること
ができる。また，配線層３８周辺の第２絶縁層３０表面
に段差部が形成されず，第２絶縁層３０の表面を完全に
平坦化できる。その結果，配線層３８形成時のフォトリ
ソマージンを従来の製造工程よりも向上させることがで
きる。
記所定深さの開口部３０２を形成する場合でも，第２絶
縁層３０上に他の絶縁層を形成したり，あるいは第２絶
縁層３０をパターニングする必要がない。このため，製
造コストを抑制し，製造時間を短縮できる。また，本実
施の形態によれば，従来の製造工程からの変更点が少な
いため，既存の製造工程および製造設備を活用すること
ができる。また，配線層３８周辺の第２絶縁層３０表面
に段差部が形成されず，第２絶縁層３０の表面を完全に
平坦化できる。その結果，配線層３８形成時のフォトリ
ソマージンを従来の製造工程よりも向上させることがで
きる。
【００４４】（第４の実施の形態）次に，図９を参照し
ながら，本発明の第４の実施の形態メモリ部４００につ
いて説明する。なお，図９（ａ）および図９（ｂ）は，
メモリ部４００のメモリセル周辺部を図２に示すＢ−Ｂ
線に沿う平面において切断した概略的な断面図である。
ながら，本発明の第４の実施の形態メモリ部４００につ
いて説明する。なお，図９（ａ）および図９（ｂ）は，
メモリ部４００のメモリセル周辺部を図２に示すＢ−Ｂ
線に沿う平面において切断した概略的な断面図である。
【００４５】本実施の形態にかかるメモリ部４００を形
成する場合には，まず上記メモリ部１００と同様に，図
３〜図５に示す工程を行い，第２絶縁層３０表面を平坦
化する。この際，第２絶縁層３０は，図９（ａ）に示す
ように，開口部４０２の形成部分で，開口部４０２のア
スペクト比が０．６以上になる厚み，例えば３６０ｎｍ
以上の厚みに成膜されている。
成する場合には，まず上記メモリ部１００と同様に，図
３〜図５に示す工程を行い，第２絶縁層３０表面を平坦
化する。この際，第２絶縁層３０は，図９（ａ）に示す
ように，開口部４０２の形成部分で，開口部４０２のア
スペクト比が０．６以上になる厚み，例えば３６０ｎｍ
以上の厚みに成膜されている。
【００４６】次いで，第２絶縁層３０に，フォトリソエ
ッチングにより第４導電層１６ｂに接続される開口部４
０２を形成する。ただし，第４導電層１６ｂの下方に
は，上記第３の実施の形態とは異なり，また第１および
第２の実施の形態と同様に，第２導電層２０が配置され
ている。このため，第２絶縁層３０の厚みは，第２導電
層２０上方でその周辺領域よりも薄くなっている。そこ
で，本実施の形態では，開口部４０２を第２絶縁層３０
が上記所定厚みになる位置に形成する。かかる位置は，
上述したように，第２導電層２０から１．５μｍ（図９
中Ｌ）以上離れた位置である。従って，開口部４０２
は，第２導電層２０から１．５μｍ以上離れた第２絶縁
層３０に形成する。
ッチングにより第４導電層１６ｂに接続される開口部４
０２を形成する。ただし，第４導電層１６ｂの下方に
は，上記第３の実施の形態とは異なり，また第１および
第２の実施の形態と同様に，第２導電層２０が配置され
ている。このため，第２絶縁層３０の厚みは，第２導電
層２０上方でその周辺領域よりも薄くなっている。そこ
で，本実施の形態では，開口部４０２を第２絶縁層３０
が上記所定厚みになる位置に形成する。かかる位置は，
上述したように，第２導電層２０から１．５μｍ（図９
中Ｌ）以上離れた位置である。従って，開口部４０２
は，第２導電層２０から１．５μｍ以上離れた第２絶縁
層３０に形成する。
【００４７】次いで，図９（ｂ）に示すように，メモリ
部１００の図６（ｃ）に示す工程と同様に，開口部４０
２の内壁に金属層３６を形成した後，開口部４０２内に
配線層３８を形成する。
部１００の図６（ｃ）に示す工程と同様に，開口部４０
２の内壁に金属層３６を形成した後，開口部４０２内に
配線層３８を形成する。
【００４８】以上のように，本実施の形態によれば，所
定深さの開口部４０２を形成しても，第３の実施の形態
と同様に，第２絶縁層３０上に他の絶縁層を形成した
り，あるいは第２絶縁層３０をパターニングする必要が
ない。このため，製造コストを抑制し，製造時間を短縮
できる。さらに，従来の製造工程からの変更点が少ない
ため，既存の製造工程および製造設備を活用することが
できる。さらにまた，配線層３８周辺の第２絶縁層３０
表面を平坦化でき，配線層３８形成時のフォトリソマー
ジンを向上させることができる。
定深さの開口部４０２を形成しても，第３の実施の形態
と同様に，第２絶縁層３０上に他の絶縁層を形成した
り，あるいは第２絶縁層３０をパターニングする必要が
ない。このため，製造コストを抑制し，製造時間を短縮
できる。さらに，従来の製造工程からの変更点が少ない
ため，既存の製造工程および製造設備を活用することが
できる。さらにまた，配線層３８周辺の第２絶縁層３０
表面を平坦化でき，配線層３８形成時のフォトリソマー
ジンを向上させることができる。
【００４９】また，本実施の形態の他の形態としては，
図１０に示すメモリ部５００や図１１に示すメモリ部６
００がある。なお，図１０（ａ）および図１０（ｂ）
は，メモリ部５００のメモリセル周辺部を図２に示すＢ
−Ｂ線に沿う平面において切断した概略的な断面図であ
る。また，図１１（ａ）および図１１（ｂ）は，メモリ
部６００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿
う平面において切断した概略的な断面図である。
図１０に示すメモリ部５００や図１１に示すメモリ部６
００がある。なお，図１０（ａ）および図１０（ｂ）
は，メモリ部５００のメモリセル周辺部を図２に示すＢ
−Ｂ線に沿う平面において切断した概略的な断面図であ
る。また，図１１（ａ）および図１１（ｂ）は，メモリ
部６００のメモリセル周辺部を図２に示すＢ−Ｂ線に沿
う平面において切断した概略的な断面図である。
【００５０】メモリ部５００は，図１０（ａ）および図
１０（ｂ）に示すように，第２導電層２０下方に図３に
示すメモリ部１００の製造工程で説明した第１導電層１
４が配置されている。かかるメモリ部５００では，開口
部５０２を第１導電層１４と第２導電層２０から１．５
μｍ（図１０中Ｌ）以上離れた第２絶縁層３０に形成す
る。
１０（ｂ）に示すように，第２導電層２０下方に図３に
示すメモリ部１００の製造工程で説明した第１導電層１
４が配置されている。かかるメモリ部５００では，開口
部５０２を第１導電層１４と第２導電層２０から１．５
μｍ（図１０中Ｌ）以上離れた第２絶縁層３０に形成す
る。
【００５１】また，メモリ部６００は，図１１（ａ）お
よび図１１（ｂ）に示すように，第２導電層２０下方に
図３に示すメモリ部１００の製造工程で説明した第１導
電層１４とフィールド酸化膜２４が配置されている。か
かるメモリ部６００では，開口部６０２をフィールド酸
化膜２４，第１導電層１４，第２導電層２０から１．５
μｍ（図１１中Ｌ）以上離れた第２絶縁層３０に形成す
る。なお，メモリ部５００，６００は，上記構成以外は
メモリ部４００と同一なので重複説明を省略する。
よび図１１（ｂ）に示すように，第２導電層２０下方に
図３に示すメモリ部１００の製造工程で説明した第１導
電層１４とフィールド酸化膜２４が配置されている。か
かるメモリ部６００では，開口部６０２をフィールド酸
化膜２４，第１導電層１４，第２導電層２０から１．５
μｍ（図１１中Ｌ）以上離れた第２絶縁層３０に形成す
る。なお，メモリ部５００，６００は，上記構成以外は
メモリ部４００と同一なので重複説明を省略する。
【００５２】以上のように，メモリ部５００，６００の
如く構成すれば，開口部５０２，６０２のアスペクト比
（深さ）をさらに高く（深く）することができる。な
お，本発明は，上記構成に限定されるものではなく，例
えば第２導電層２０と第４導電層１６ｂとの間，あるい
は第２導電層２０と半導体基板２２との間の第１絶縁層
２６に各種素子を配置する場合にも適用することができ
る。
如く構成すれば，開口部５０２，６０２のアスペクト比
（深さ）をさらに高く（深く）することができる。な
お，本発明は，上記構成に限定されるものではなく，例
えば第２導電層２０と第４導電層１６ｂとの間，あるい
は第２導電層２０と半導体基板２２との間の第１絶縁層
２６に各種素子を配置する場合にも適用することができ
る。
【００５３】以上，本発明の好適な実施の形態につい
て，添付図面を参照しながら説明したが，本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において，当業者であれば，
各種の変更例および修正例に想到し得るものであり，そ
れら変更例および修正例についても本発明の技術的範囲
に属するものと了解される。
て，添付図面を参照しながら説明したが，本発明はかか
る構成に限定されるものではない。特許請求の範囲に記
載された技術的思想の範疇において，当業者であれば，
各種の変更例および修正例に想到し得るものであり，そ
れら変更例および修正例についても本発明の技術的範囲
に属するものと了解される。
【００５４】
【発明の効果】本発明によれば，配線層を埋め込む開口
部のアスペクト比を高くすることができる。かかる構成
により，配線層と導電層との間に介装される金属層の形
成時に，例えばＴｉが開口部の底部に厚く堆積し難くな
る。このため，例えば熱窒化処理時に，Ｔｉ層のシリサ
イド化が過度に進行せず，金属層や導電層の収縮が抑制
される。その結果，金属層と導電層との間が空洞化せ
ず，コンタクト抵抗の上昇を抑えることができる。
部のアスペクト比を高くすることができる。かかる構成
により，配線層と導電層との間に介装される金属層の形
成時に，例えばＴｉが開口部の底部に厚く堆積し難くな
る。このため，例えば熱窒化処理時に，Ｔｉ層のシリサ
イド化が過度に進行せず，金属層や導電層の収縮が抑制
される。その結果，金属層と導電層との間が空洞化せ
ず，コンタクト抵抗の上昇を抑えることができる。
【図１】本発明の第１の実施の形態のメモリ部のメモリ
セル部を示す概略的な平面図である。
セル部を示す概略的な平面図である。
【図２】本発明の第１の実施の形態のメモリ部のメモリ
セル周辺部を示す概略的な平面図である。
セル周辺部を示す概略的な平面図である。
【図３】（ａ）は，本発明の第１の実施の形態のメモリ
部のメモリセル部を図１に示すＡ−Ａ線に沿う平面にお
いて切断した概略的な断面図である。また，（ｂ）は，
本発明の第１の実施の形態のメモリ部のメモリセル部周
辺部を図２に示すＢ−Ｂ線に沿う平面において切断した
概略的な断面図である。
部のメモリセル部を図１に示すＡ−Ａ線に沿う平面にお
いて切断した概略的な断面図である。また，（ｂ）は，
本発明の第１の実施の形態のメモリ部のメモリセル部周
辺部を図２に示すＢ−Ｂ線に沿う平面において切断した
概略的な断面図である。
【図４】（ａ）は，本発明の第１の実施の形態のメモリ
部のメモリセル部を図１に示すＡ−Ａ線に沿う平面にお
いて切断した概略的な断面図である。また，（ｂ）は，
本発明の第１の実施の形態のメモリ部のメモリセル部周
辺部を図２に示すＢ−Ｂ線に沿う平面において切断した
概略的な断面図である。
部のメモリセル部を図１に示すＡ−Ａ線に沿う平面にお
いて切断した概略的な断面図である。また，（ｂ）は，
本発明の第１の実施の形態のメモリ部のメモリセル部周
辺部を図２に示すＢ−Ｂ線に沿う平面において切断した
概略的な断面図である。
【図５】（ａ）は，本発明の第１の実施の形態のメモリ
部のメモリセル部を図１に示すＡ−Ａ線に沿う平面にお
いて切断した概略的な断面図である。また，（ｂ）は，
本発明の第１の実施の形態のメモリ部のメモリセル部周
辺部を図２に示すＢ−Ｂ線に沿う平面において切断した
概略的な断面図である。
部のメモリセル部を図１に示すＡ−Ａ線に沿う平面にお
いて切断した概略的な断面図である。また，（ｂ）は，
本発明の第１の実施の形態のメモリ部のメモリセル部周
辺部を図２に示すＢ−Ｂ線に沿う平面において切断した
概略的な断面図である。
【図６】（ａ），（ｂ）および（ｃ）は，本発明の第１
の実施の形態のメモリ部のメモリセル周辺部を図２に示
すＢ−Ｂ線に沿う平面において切断した概略的な断面図
である。
の実施の形態のメモリ部のメモリセル周辺部を図２に示
すＢ−Ｂ線に沿う平面において切断した概略的な断面図
である。
【図７】（ａ），（ｂ）および（ｃ）は，本発明の第２
の実施の形態のメモリ部のメモリセル周辺部を図２に示
すＢ−Ｂ線に沿う平面において切断した概略的な断面図
である。
の実施の形態のメモリ部のメモリセル周辺部を図２に示
すＢ−Ｂ線に沿う平面において切断した概略的な断面図
である。
【図８】（ａ）および（ｂ）は，本発明の第３の実施の
形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ
線に沿う平面において切断した概略的な断面図である。
形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ
線に沿う平面において切断した概略的な断面図である。
【図９】（ａ）および（ｂ）は，本発明の第４の実施の
形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ
線に沿う平面において切断した概略的な断面図である。
形態のメモリ部のメモリセル周辺部を図２に示すＢ−Ｂ
線に沿う平面において切断した概略的な断面図である。
【図１０】（ａ）および（ｂ）は，本発明の第４の実施
の形態の他の形態のメモリ部のメモリセル周辺部を図２
に示すＢ−Ｂ線に沿う平面において切断した概略的な断
面図である。
の形態の他の形態のメモリ部のメモリセル周辺部を図２
に示すＢ−Ｂ線に沿う平面において切断した概略的な断
面図である。
【図１１】（ａ）および（ｂ）は，本発明の第４の実施
の形態の他の形態のメモリ部のメモリセル周辺部を図２
に示すＢ−Ｂ線に沿う平面において切断した概略的な断
面図である。
の形態の他の形態のメモリ部のメモリセル周辺部を図２
に示すＢ−Ｂ線に沿う平面において切断した概略的な断
面図である。
【図１２】（ａ）は，従来のメモリ部のメモリセル部の
概略的な断面図である。また，（ｂ）は，従来のメモリ
部のメモリセル周辺部の概略的な断面図である。
概略的な断面図である。また，（ｂ）は，従来のメモリ
部のメモリセル周辺部の概略的な断面図である。
【図１３】（ａ）は，従来のメモリ部のメモリセル周辺
部のＲＴＮ処理前の状態を示す概略的な断面図である。
また，（ｂ）は，従来のメモリ部のメモリセル周辺部の
ＲＴＮ処理後の状態を示す概略的な断面図である。
部のＲＴＮ処理前の状態を示す概略的な断面図である。
また，（ｂ）は，従来のメモリ部のメモリセル周辺部の
ＲＴＮ処理後の状態を示す概略的な断面図である。
１６ｂ 第４導電層 ２０ 第２導電層 ２２ 半導体基板 ２６ 第１絶縁層 ３０ 第２絶縁層 ３６ 金属層 ３８ 配線層 １００ メモリ部 １０２ 第３絶縁層 １０４ 開口部
Claims (20)
- 【請求項１】 第１の導電層と；前記第１の導電層上に
第１の絶縁層を介して形成されるとともに，前記第１の
導電層を跨ぐように延在する第２の導電層と；前記第２
の導電層上に形成される第２の絶縁層と；前記第１の導
電層と前記第２の導電層とが交差する領域の前記第２の
絶縁層上に形成される第３の絶縁層と；前記第１の導電
層と前記第２の導電層とが交差する領域に形成され，前
記第２の絶縁層と前記第３の絶縁層とを貫通し前記第２
の導電層へ達する開口部と；を備えることを特徴とす
る，半導体装置。 - 【請求項２】 前記第３の絶縁層は，前記開口部のアス
ペクト比が０．６以上になる厚みを有することを特徴と
する，請求項１に記載の半導体装置。 - 【請求項３】 第１の導電層と；前記第１の導電層上に
第１の絶縁層を介して形成されるとともに，前記第１の
導電層を跨ぐように延在する第２の導電層と；前記第２
の導電層上に形成され，前記第１の導電層と前記第２の
導電層とが交差する領域に張り出し部を有する第２の絶
縁層と；前記第１の導電層と前記第２の導電層とが交差
する領域に形成され，前記第２の絶縁層の張り出し部を
貫通し前記第２の導電層へ達する開口部と；を備えるこ
とを特徴とする，半導体装置。 - 【請求項４】 前記第２の絶縁層は，前記張り出し部の
形成部分で，前記開口部のアスペクト比が０．６以上に
なる厚みを有することを特徴とする，請求項３に記載の
半導体装置。 - 【請求項５】 第１の導電層と；前記第１の導電層上に
第１の絶縁層を介して形成される第２の導電層と；前記
第２の導電層上に形成される第２の絶縁層と；前記第１
の導電層と前記第２の導電層とが交差する領域を除く領
域に形成され，前記第２の絶縁層を貫通し前記第２の導
電層へ達する開口部と；を備えることを特徴とする，半
導体装置。 - 【請求項６】 前記第２の絶縁層は，前記開口部のアス
ペクト比が０．６以上になる厚みを有することを特徴と
する，請求項５に記載の半導体装置。 - 【請求項７】 第１の導電層と；前記第１の導電層上に
第１の絶縁層を介して形成されるとともに，前記第１の
導電層を跨ぐように延在する第２の導電層と；前記第２
の導電層上に形成される第２の絶縁層と；前記第１の導
電層から１．５μｍ以上離間して形成され，前記第２の
絶縁層を貫通し前記第２の導電層へ達する開口部と；を
備えることを特徴とする，半導体装置。 - 【請求項８】 前記第１の導電層の下方には，前記第１
の絶縁層を介して第３の導電層が配置され；前記開口部
は，前記第１の導電層と前記第３の導電層から１．５μ
ｍ以上離間した前記第２の絶縁層に形成されること；を
特徴とする，請求項７に記載の半導体装置。 - 【請求項９】 前記第３の導電層は，第３の絶縁層上に
形成され；前記開口部は，前記第１の導電層と前記第３
の導電層と前記第３の絶縁層から１．５μｍ以上離間し
た前記第２の絶縁層に形成されること；を特徴とする，
請求項８に記載の半導体装置。 - 【請求項１０】 前記第２の絶縁層は，前記開口部のア
スペクト比が０．６以上になる厚みを有することを特徴
とする，請求項７，８または９のいずれかに記載の半導
体装置。 - 【請求項１１】 第１の導電層上に，第１の絶縁層を形
成する工程と；前記第１の絶縁層上に，前記第１の導電
層を跨ぐように延在する第２の導電層を形成する工程
と；前記第１の導電層と前記第２の導電層とが交差する
領域の前記第２の絶縁層上に，第３の絶縁層を形成する
工程と；前記第１の導電層と前記第２の導電層とが交差
する領域に，前記第２の絶縁層と前記第３の絶縁層とを
貫通し前記第２の導電層へ達する開口部を形成する工程
と；を含むことを特徴とする，半導体装置の製造方法。 - 【請求項１２】 前記第３の絶縁層を形成する工程は，
前記第３の絶縁層を前記開口部のアスペクト比が０．６
以上になる厚みに形成する工程であることを特徴とす
る，請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 第１の導電層上に，前記第１の絶縁層
を形成する工程と；前記第１の絶縁層上に，前記第１の
導電層を跨ぐように延在する第２の導電層を形成する工
程と；前記第２の導電層上に，前記第１の導電層と前記
第２の導電層とが交差する領域に張り出し部を有する第
２の絶縁層を形成する工程と；前記第１の導電層と前記
第２の導電層とが交差する領域に，前記第２の絶縁層の
張り出し部を貫通し前記第２の導電層へ達する開口部を
形成する工程と；を含むことを特徴とする，半導体装置
の製造方法。 - 【請求項１４】 前記第２の絶縁層を形成する工程は，
前記第２の絶縁層を前記張り出し部の形成部分で，前記
開口部のアスペクト比が０．６以上になる厚みに形成す
る工程であることを特徴とする，請求項１３に記載の半
導体装置の製造方法。 - 【請求項１５】 第１の導電層上に，第１の絶縁層を形
成する工程と；前記第１の絶縁層上に，第２の導電層を
形成する工程と；前記第２の導電層上に，第２の絶縁層
を形成する工程と；前記第１の導電層と前記第２の導電
層とが交差する領域を除く領域に，前記第２の絶縁層を
貫通し前記第２の導電層へ達する開口部を形成する工程
と；を含むことを特徴とする，半導体装置の製造方法。 - 【請求項１６】 前記第２の絶縁層を形成する工程は，
前記第２の絶縁層を前記開口部のアスペクト比が０．６
以上になる厚みに形成する工程であることを特徴とす
る，請求項１５に記載の半導体装置の製造方法。 - 【請求項１７】 第１の導電層上に，第１の絶縁層を形
成する工程と；前記第１の絶縁層上に，前記第１の導電
層を跨ぐように延在する第２の導電層を形成する工程
と；前記第２の導電層上に，第２の絶縁層を形成する工
程と；前記第１の導電層から１．５μｍ以上離間すると
ともに，前記第２の絶縁層を貫通し前記第２の導電層へ
達する開口部を形成する工程と；を含むことを特徴とす
る，半導体装置の製造方法。 - 【請求項１８】 さらに，前記第１の絶縁層の形成前
に，前記第１の導電層の下方に配置される第３の導電層
を形成する工程を含み；前記開口部を形成する工程は，
前記開口部を前記第１の導電層と前記第３の導電層から
１．５μｍ以上離間した前記第２の絶縁層に形成する工
程であること；を特徴とする，請求項１７に記載の半導
体装置の製造方法。 - 【請求項１９】 さらに，前記第３の導電層を形成する
前に，第３の絶縁層を形成する工程と；前記第３の絶縁
層上に，前記第３の導電層を形成する工程とを含み；前
記開口部を形成する工程は，前記開口部を前記第１の導
電層と前記第３の導電層と前記第３の絶縁層から１．５
μｍ以上離間した前記第２の絶縁層に形成する工程であ
ること；を特徴とする，請求項１８に記載の半導体装置
の製造方法。 - 【請求項２０】 前記第２の絶縁層を形成する工程は，
前記第２の絶縁層を前記開口部のアスペクト比が０．６
以上になる厚みに形成する工程であることを特徴とす
る，請求項１７，１８または１９のいずれかに記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000058007A JP3759367B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置およびその製造方法 |
| US09/793,395 US6987296B2 (en) | 2000-02-29 | 2001-02-27 | Semiconductor device having contact hole with improved aspect ratio |
| US11/229,685 US7682964B2 (en) | 2000-02-29 | 2005-09-20 | Method of forming a contact hole in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000058007A JP3759367B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置およびその製造方法 |
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|---|---|
| JP2001244430A true JP2001244430A (ja) | 2001-09-07 |
| JP3759367B2 JP3759367B2 (ja) | 2006-03-22 |
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|---|---|---|---|
| JP2000058007A Expired - Fee Related JP3759367B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
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| KR100272019B1 (ko) * | 1992-04-28 | 2000-12-01 | 요트.게.아. 롤페즈 | 표면에 tixw1-x 장벽층이 제공되는 반도체 몸체를 갖는 반도체 장치 및 그 제조 방법 |
| JPH05335422A (ja) | 1992-06-04 | 1993-12-17 | Toshiba Corp | 多層配線の形成方法 |
| JP2925416B2 (ja) * | 1992-11-09 | 1999-07-28 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
| JPH07297190A (ja) | 1994-04-25 | 1995-11-10 | Sony Corp | 多層配線の形成方法 |
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