JP3314763B2 - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に係り、特に、内部に形成されたキャパ
シタに電荷を蓄積することで情報保持を行う半導体記憶
装置、及びその製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置内に形成されるトランジ
スタ及びキャパシタを利用したメモリとしてＤＲＡＭが
ある。図１０〜図１２は、従来のＤＲＡＭのセル、及び
これを製造する過程を示す図である。
【０００３】まず図１１［１］に示す様に、半導体基板
１に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）により素子分離領域２を形成する。そし
て、素子分離領域２間に、図示しないトランジスタを形
成すると共に、イオン注入により拡散層３を形成する。
その後、半導体基板１の表面に層間絶縁膜４を形成し、
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）等を用いて平坦化を行ってから、層
間絶縁膜４の表面にフォトレジストを用いてパターニン
グを行い、拡散層３に達するコンタクト孔５を層間絶縁
膜４に形成する。次に、表面に多結晶シリコンを成長さ
せてからドライエッチングを用いてエッチバックし、コ
ンタクト孔５内にのみ多結晶シリコンを残し、これをパ
ッド用の導電層６とする。
【０００４】次に、図１１［２］に示す様に、表面全面
に層間絶縁膜７を形成した後、半導体基板１に形成され
ている図示しない回路素子に接続される図示しないビッ
ト線接続用コンタクト孔を形成する。そして、層間絶縁
膜７上にタングステンポリサイド膜を形成してからパタ
ーニング及びドライエッチングを行ってタングステンポ
リサイドによるビット線８を形成する。
【０００５】次に、図１２［１］に示す様に、表面全面
に、ビット線８を覆うように層間絶縁膜９を形成した
後、表面を平坦化する。そして、この層間絶縁膜９に、
前記の導電層６に達するコンタクト孔１０をパターニン
グ及びドライエッチングにより形成すると共に、前述と
同様にしてこのコンタクト孔１０に多結晶シリコンを埋
め込み、これをキャパシタ接続用のプラグ１１とする。
【０００６】次に、図１２［２］に示す様に、表面全面
に層間絶縁膜１２を形成し、この層間絶縁膜１２の表面
にフォトレジストによるパターニングを施してからドラ
イエッチングを行い、プラグ１１にまで達する容量用凹
部１３を層間絶縁膜１２に形成する。
【０００７】そして、図１０に示す様に、容量用凹部１
３の内周面に多結晶シリコンを形成し、これを容量用
（キャパシタ用）下部電極１４とする。
【０００８】
【発明が解決しようとする課題】情報の書き込み，読み
出しに関わるキャパシタの容量は大きい方が好ましい
が、その容量を増大させるには、図１０の容量用凹部１
３の表面積を増大させる（容量用下部電極１４の高さを
高くする）必要がある。このためには、層間絶縁膜１２
の膜厚を大きくすればよいが、そうすると、半導体基板
１上に形成されている周辺回路までのコンタクト孔（層
間絶縁膜１２に穿設される）をそれだけ深くしなければ
ならず、製造が困難になるという問題がある。
【０００９】また、コンピュータ等で使用されるメモリ
容量は増大の一途を辿り、半導体記憶装置に形成される
セルサイズの縮小化が進んでいる。このため、例えば図
１０に示されるコンタクト孔１０を最小デザインルール
で作るには、そのフォトレジストパターンの安定形成が
困難になってきているという問題もある。
【００１０】
【発明の目的】そこで、本発明の目的は、周辺回路まで
のコンタクト孔を深くすることなくキャパシタ容量を増
大させ、しかも、最小デザインルールによらずセルフア
ラインで容量用凹部を形成できる半導体記憶装置及びそ
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、回路素子が形成された半導体基板と、半導体基
板上に設けられた第１層間絶縁膜と、第１層間絶縁膜上
に設けられた第３層間絶縁膜と、第３層間絶縁膜上に設
けられた複数のビット線と、複数のビット線を覆うよう
に第３層間絶縁膜上に設けられた第２層間絶縁膜と、ビ
ット線間から半導体基板まで第１層間絶縁膜に穿設され
たコンタクト孔と、コンタクト孔に埋め込まれた第１導
電層と、第２層間絶縁膜及び第３層間絶縁膜に穿設され
るとともにビット線間を貫通して第１導電層に達する容
量用凹部と、容量用凹部の底面及び内周面にビット線と
は絶縁状態で設けられた容量電極用の第２導電層とを備
えたものである。
【００１２】従来技術では、ビット線の上方にのみ容量
用凹部が形成されていた。これに対し、本発明では、ビ
ット線の上方だけでなく側方にも容量用凹部が形成され
ているので、容量用凹部を形成する層間絶縁膜の厚さを
大きくしなくてもキャパシタ容量が増大する。
【００１３】また、ビット線の上面及び側面がシリコン
窒化膜で覆われ、第２層間絶縁膜及び第３層間絶縁膜が
シリコン酸化膜からなり、隣接するビット線における両
方のシリコン窒化膜の一部が容量用凹部の内周面の一部
となり、両方のシリコン窒化膜間が容量用凹部の底面と
なるものとしてもよい。この場合は、シリコン窒化膜を
エッチングストッパ膜として第２層間絶縁膜及び第３層
間絶縁膜をエッチングすることにより、最小デザインル
ールによらずにセルフアラインで容量用凹部を形成でき
るので、製造工程数も減少する。
【００１４】更に、シリコン酸化膜の誘電率はシリコン
窒化膜の半分程度である。例えば、シリコン窒化膜の比
誘電率が７．５であるのに対して、シリコン酸化膜の比
誘電率は３．９である。そこで、シリコン窒化膜と共に
シリコン酸化膜を用いることにより、ビット線容量が低
減する。ビット線容量は、容量電極用の第２導電層との
間に生ずるものが最も大きい。
【００１５】換言すると、本発明では、配線パターンと
なるビット線を設ける層まで貫通する容量用凹部（シリ
ンダ型容量パターン）を形成するので、該容量用凹部の
本体を形成する層間絶縁膜の厚さを大きくしなくてもキ
ャパシタ容量を増大できる。また、配線パターンをエッ
チングストッパ膜で覆って容量用凹部を形成するため、
最小デザインルールによらずにセルフアラインで該容量
用凹部を形成でき、工程数も減少する。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１乃至図３は、本発明の第１の実
施形態に係るＤＲＡＭのセル、及びこれを製造する過程
を説明する図である。
【００１７】本実施形態に係るＤＲＡＭ製造では、ま
ず、図２［１］に示す様に、半導体基板１の表面に、Ｓ
ＴＩにより素子分離領域２を形成する。そして、素子分
離領域２間に、図示しないトランジスタを形成すると共
に、イオン注入により拡散層３を形成する。その後、半
導体基板１の表面に厚さ８０００ÅのＢＰＳＧ膜を用い
た層間絶縁膜４を形成し、次に、ＣＭＰ等を用い約４０
００Åの研磨を行って層間絶縁膜４を平坦化する。そし
て、層間絶縁膜４の表面にフォトレジストを用いてパタ
ーニングを行い、層間絶縁膜４にドライエッチングによ
り、拡散層３に達するコンタクト孔５形成する。次に、
多結晶シリコンを厚さ約５０００Å成長させてからドラ
イエッチングを用いてエッチバックし、コンタクト孔５
内にのみ多結晶シリコンを残し、これをパッド用の導電
層６とする。
【００１８】次に、図２［２］に示す様に、表面全面に
厚さ１０００Åのシリコン酸化膜を用いた層間絶縁膜７
を形成した後、図示しないビット線接続用コンタクト孔
を形成する。そして、厚さ２０００Åのタングステンポ
リサイド膜を形成し、その上に、厚さ１０００Åのシリ
コン窒化膜を形成し、更に、パターニング及びドライエ
ッチングを行い、上部にシリコン窒化膜１５を有するタ
ングステンポリサイドによるビット線（配線パターン）
８を形成する。ビット線８を厚手の層間絶縁膜４を介し
て設けたのは、高電位になるビット線８を半導体基板１
上のセルから分離するためである。
【００１９】次に、図３［１］に示す様に、厚さ１００
０Åのシリコン窒化膜を成長させてからドライエッチン
グによりエッチバックを行い、ビット線８及びシリコン
窒化膜１５の側壁部に、更にシリコン窒化膜１６を形成
する。このシリコン窒化膜１５，１６は、エッチングス
トッパ膜として機能する。
【００２０】続いて、図３［２］に示す様に、表面全面
に厚さ１μｍのシリコン酸化膜を用いた層間絶縁膜１７
を形成し、ＣＭＰによって平坦化する。そして、層間絶
縁膜１７の表面にフォトレジストによるパターニングを
施し、シリコン窒化膜に対して選択比の十分高い酸化膜
エッチング条件のもとで（例えば、ＣＨＦ３とＣＯの混
合ガスを用い）ドライエッチングを行う。これにより、
ビット線８の周りのシリコン窒化膜１５，１６を残し、
層間絶縁膜１７とこれに連続する層間絶縁膜７に、拡散
層３に接続される導電層６に達する容量用凹部１８が形
成される。即ち、本実施形態の容量用凹部１８は、層間
絶縁膜４の表面（パッド用の導電層６の表面）にまで達
するように形成される。
【００２１】その後、図１に示す様に、容量用凹部１８
内に８００Åの多結晶シリコンを形成し、フォトレジス
トによるパターニングとドライエッチングにより容量用
下部電極１９を形成する。
【００２２】本実施形態によれば、従来の図１１に示さ
れる容量用凹部１３に比べて、図１に示される容量用凹
部１８は、ビット線８が存在する層間絶縁層１７を貫通
するように形成されているため、それだけ容量用凹部の
面積が広くなり、キャパシタ容量が大きくなる。従っ
て、それだけ層間絶縁層１７の厚さを小さくできるの
で、半導体基板１上の周辺回路までのコンタクト孔（層
間絶縁層１７に穿設される）の長さを短くできるという
利点がある。
【００２３】また、本実施形態によれば、ビット線８を
シリコン窒化膜１５，１６で保護したことにより、層間
絶縁膜７に設けるコンタクト孔（従来の図１３［１］の
コンタクト孔１０）に対して特別の最小デザインルール
による微細なパターニングを行う必要がなく、セルフア
ラインによる層間絶縁膜１７に設ける容量用凹部１８の
形成と一緒にできるため、工程数が削減できると共に微
細な位置合わせも不要となる。
【００２４】図４〜図６は、本発明の第２の実施形態に
係るＤＲＡＭのセル、及びこれを製造する過程を説明す
る図である。本実施形態に係るＤＲＡＭ製造では、図１
〜図３で説明した第１の実施形態と殆ど同じであり、図
４が図１に対応し、図５が図２に対応し、図６が図３に
夫々対応する。
【００２５】本実施形態が第１の実施形態と異なる点
は、ビット線８とシリコン窒化膜１５との間に、シリコ
ン酸化膜２０を設けた点である。図５［２］において、
２０００Åのタングステンポリサイド膜の上に５００Å
のシリコン酸化膜２０を作り、その上に１０００Åのシ
リコン窒化膜１５を形成することで、後は第１の実施形
態と同じ工程により製造することができる。
【００２６】この第２の実施形態では、第１の実施形態
の効果に加え、ビット線８上にシリコン酸化膜２０が存
在することにより、第１の実施形態に比べてビット線容
量が小さくなり、それだけデータ遅延が小さくなるとい
う効果を有する。
【００２７】図７〜図９は、本発明の第３の実施形態に
係るＤＲＡＭのセル、及びこれを製造する過程を説明す
る図である。本実施形態に係るＤＲＡＭ製造では、図５
［１］［２］の状態までは、第２の実施形態の製造過程
と同じである。
【００２８】そして、本実施形態では図６［１］（また
は図３［１］）に示される側壁面のシリコン窒化膜１６
の形成は行わずに、図８に示す様に、１μｍの層間絶縁
膜１７を形成した後、ＣＭＰにより平坦化を行う。そし
て、フォトレジストによるパターニングの後、前述と同
様に、シリコン窒化膜１５に対して選択比の十分高い酸
化膜エッチング条件のもとでドライエッチングを行う。
これにより、図８の状態、即ち、パッド用の導電層６に
まで達する容量用凹部１８が得られる。
【００２９】次に、図９に示すように、表面全面を酸化
して５００Å厚のシリコン酸化膜を形成した後、異方性
のドライエッチングによりエッチバックし、容量用凹部
１８の内周面に形成されているシリコン酸化膜２２を残
し、容量用凹部１８の底面にあたる導電層６の表面に形
成されているシリコン酸化膜を除去する。
【００３０】その後、図７に示す様に、容量用凹部１８
内に８００Åの多結晶シリコンを成長させ、フォトレジ
ストによるパターニングとドライエッチングにより容量
用下部電極１９を形成する。
【００３１】この第３の実施形態によれば、シリコン窒
化膜１６の代わりにシリコン酸化膜２２を用いたので、
ビット線容量を第２の実施形態よりも更に小さくでき、
それだけデータ遅延を少なくできるという効果を有す
る。尚、データ遅延の縮小を考えずに、第１の実施形態
と同様に、シリコン酸化膜２０を省略することも可能で
ある。
【００３２】
【発明の効果】本発明によれば、第２層間絶縁膜及び第
３層間絶縁膜に穿設されるとともにビット線間を貫通し
て第１導電層に達する容量用凹部を備えたことにより、
ビット線の上方だけでなく側方にも容量用凹部が形成さ
れているので、容量用凹部を形成する層間絶縁膜の厚さ
を大きくすることなく、キャパシタ容量を増大できる。
【００３３】また、ビット線をエッチングストッパ膜で
覆って第２層間絶縁膜を形成し、第２層間絶縁膜及び第
３層間絶縁膜をエッチングして、隣接するエッチングス
トッパ膜の両方に達する容量用凹部を形成することによ
り、最小デザインルールによらずにセルフアラインで容
量用凹部を形成できるので、製造工程数を減少できる。
【００３４】更に、エッチングストッパ膜としてのシリ
コン窒化膜と共に又はシリコン窒化膜の一部を置き換え
て、シリコン窒化膜よりも誘電率の小さいシリコン酸化
膜を用いることにより、ビット線容量を低減できる。
【００３５】すなわち、本発明によれば、周辺回路まで
のコンタクト孔を深くすることなくキャパシタ容量を増
大させることができ、しかも、セルフアラインで容量用
凹部を形成できるため製造工程数を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＲＡＭを示す
断面図である。
【図２】本発明の第１の実施形態に係るＤＲＡＭの製造
工程を示す断面図であり、図２［１］、図２［２］の順
に工程が進行する。
【図３】本発明の第１の実施形態に係るＤＲＡＭの製造
工程を示す断面図であり、図３［１］、図３［２］の順
に工程が進行する。
【図４】本発明の第２の実施形態に係るＤＲＡＭを示す
断面図である。
【図５】本発明の第２の実施形態に係るＤＲＡＭの製造
工程を示す断面図であり、図５［１］、図５［２］の順
に工程が進行する。
【図６】本発明の第２の実施形態に係るＤＲＡＭの製造
工程を示す断面図であり、図６［１］、図６［２］の順
に工程が進行する。
【図７】本発明の第３の実施形態に係るＤＲＡＭを示す
断面図である。
【図８】本発明の第３の実施形態に係るＤＲＡＭの製造
工程を示す断面図である。
【図９】本発明の第３の実施形態に係るＤＲＡＭの製造
工程を示す断面図である。
【図１０】従来のＤＲＡＭを示す断面図である。
【図１１】従来のＤＲＡＭの製造工程を示す断面図であ
り、図１１［１］、図１１［２］の順に工程が進行す
る。
【図１２】従来のＤＲＡＭの製造工程を示す断面図であ
り、図１２［１］、図１２［２］の順に工程が進行す
る。
【符号の説明】１ 半導体基板 ２ 素子分離領域 ３ 拡散層 ４ 層間絶縁膜（第１層間絶縁膜） ７ 層間絶縁膜（第３層間絶縁膜） １７ 層間絶縁膜（第２層間絶縁膜） ５ コンタクト孔 ６ 導電層（第１導電層） ８ ビット線（配線パターン） １５，１６ シリコン窒化膜（エッチングストッパ膜） １６ シリコン窒化膜 １８ 容量用凹部 １９ 容量用下部電極（第２導電層）２０ シリコン酸化膜 ２２ シリコン酸化膜（第１シリコン酸化膜）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 回路素子が形成された半導体基板と、こ
    の半導体基板上に設けられた第１層間絶縁膜と、この第
    １層間絶縁膜上に設けられた第３層間絶縁膜と、この第
    ３層間絶縁膜上に設けられた複数のビット線と、これら
    の複数のビット線を覆うように前記第３層間絶縁膜上に
    設けられた第２層間絶縁膜と、前記ビット線間から前記
    半導体基板まで前記第１層間絶縁膜に穿設されたコンタ
    クト孔と、これらのコンタクト孔に埋め込まれた第１導
    電層と、前記第２層間絶縁膜及び前記第３層間絶縁膜に
    穿設されるとともに前記ビット線間を貫通して前記第１
    導電層に達する容量用凹部と、これらの容量用凹部の底
    面及び内周面に前記ビット線とは絶縁状態で設けられた
    容量電極用の第２導電層とを備えた半導体記憶装置。
  2. 【請求項２】 前記ビット線の上面及び側面がシリコン
    窒化膜で覆われ、前記第２層間絶縁膜及び前記第３層間
    絶縁膜がシリコン酸化膜からなり、隣接する前記ビット
    線における両方の前記シリコン窒化膜の一部が前記容量
    用凹部の内周面の一部となり、当該両方のシリコン窒化
    膜間が前記容量用凹部の底面となる、 請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記ビット線と前記シリコン窒化膜との
    間にシリコン酸化膜が介装された、請求項２記載の半導
    体記憶装置。
  4. 【請求項４】 前記ビット線の上面がシリコン窒化膜で
    覆われ、当該ビット線の側面が第１シリコン酸化膜で覆
    われ、前記第２層間絶縁膜及び前記第３層間絶縁膜がシ
    リコン酸化膜からなり、隣接する前記ビット線における
    両方の前記シリコン窒化膜及び前記第１シリコン酸化膜
    の一部が前記容量用凹部の内周面の一部となり、当該両
    方の第１シリコン酸化膜間が前記容量用凹部の底面とな
    る、 請求項１記載の半導体記憶装置。
  5. 【請求項５】 半導体基板上に第１層間絶縁膜を積層す
    る工程と、この第１層間絶縁膜に複数のコンタクト孔を
    穿設し当該コンタクト孔内に第１導電層を埋め込む工程
    と、前記第１層間絶縁膜上及び第１導電層上に第３層間
    絶縁膜を積層する工程と、この第３層間絶縁膜上におい
    て前記第１導電層の上部を挟む位置にそれぞれ配線パタ
    ーンを形成する工程と、これらの配線パターンの上面及
    び側面をエッチングストッパ膜で覆う工程と、これらの
    エッチングストッパ膜を覆うように前記第３層間絶縁膜
    上に第２層間絶縁膜を積層する工程と、隣接する前記エ
    ッチングストッパ膜の両方と前記第１導電層とに達する
    容量用凹部をエッチングによって前記第２層間絶縁膜及
    び前記第３層間絶縁膜に穿設する工程と、前記容量用凹
    部の内周面及び底面に容量電極用の第２導電層を形成す
    る工程とを備えた半導体記憶装置の製造方法。
  6. 【請求項６】 前記エッチングストッパ膜がシリコン窒
    化膜であり、前記第２層間絶縁膜及び前記第３層間絶縁
    膜がシリコン酸化膜である、 請求項５記載の半導体記憶装置の製造方法。
  7. 【請求項７】 前記配線パターンを形成する工程と、こ
    の配線パターンの上面及び側面をエッチングストッパ膜
    で覆う工程との間に、前記配線パターンの上面をシリコ
    ン酸化膜で覆う工程を備えた、 請求項６記載の半導体記憶装置の製造方法。
  8. 【請求項８】 半導体基板上に第１層間絶縁膜を積層す
    る工程と、この第１層間絶縁膜に複数のコンタクト孔を
    穿設し当該コンタクト孔内に第１導電層を埋め込む工程
    と、前記第１層間絶縁膜上及び第１導電層上にシリコン
    酸化膜からなる第３層間絶縁膜を積層する工程と、この
    第３層間絶縁膜上において前記第１導電層の上部を挟む
    位置にそれぞれ配線パターンを形成する工程と、これら
    の配線パターンの上面をシリコン窒化膜で覆う工程と、
    これらのシリコン窒化膜を覆うように前記第３層間絶縁
    膜上にシリコン酸化膜からなる第２層間絶縁膜を積層す
    る工程と、隣接する前記シリコン窒化膜の両方と前記第
    １導電層とに達する容量用凹部をエッチングによって前
    記第２層間絶縁膜及び前記第３層間絶縁膜に穿設する工
    程と、前記容量用凹部の内周面をシリコン酸化膜で覆う
    工程と、この内周面のシリコン酸化膜の表面及び前記容
    量用凹部の底面に容量電極用の第２導電層を形成する工
    程とを備えた半導体記憶装置の製造方法。
  9. 【請求項９】 前記配線パターンを形成する工程と、こ
    の配線パターンの上面をエッチングストッパ膜で覆う工
    程との間に、前記配線パターンの上面をシリコン酸化膜
    で覆う工程を備えた、 請求項８記載の半導体記憶装置の製造方法。
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