JP2850833B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2850833B2 JP2850833B2 JP8036890A JP3689096A JP2850833B2 JP 2850833 B2 JP2850833 B2 JP 2850833B2 JP 8036890 A JP8036890 A JP 8036890A JP 3689096 A JP3689096 A JP 3689096A JP 2850833 B2 JP2850833 B2 JP 2850833B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に配線のコンタクト孔の形成方法に関す
る。
法に関し、特に配線のコンタクト孔の形成方法に関す
る。
【０００２】
【従来の技術】半導体素子の微細化及び高密度化は依然
として精力的に進められ、現在では０．２５μｍの寸法
基準で設計された２５６メガビットあるいはそれ以下の
設計基準で設計される１ギガビットＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリー）等の超高集積の
半導体デバイスが開発試作されている。このような半導
体デバイスの高集積化に伴い、半導体素子構造の形成に
必須となっているリソグラフィー工程でのマスク合わせ
マージンの更なる縮小化あるいは不要化が強く要求され
るようになってきた。
として精力的に進められ、現在では０．２５μｍの寸法
基準で設計された２５６メガビットあるいはそれ以下の
設計基準で設計される１ギガビットＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリー）等の超高集積の
半導体デバイスが開発試作されている。このような半導
体デバイスの高集積化に伴い、半導体素子構造の形成に
必須となっているリソグラフィー工程でのマスク合わせ
マージンの更なる縮小化あるいは不要化が強く要求され
るようになってきた。
【０００３】通常、半導体デバイスの製造では、半導体
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、リソグラフィー工程において、前工程で形
成した下層のパターンにマスク合わせし次の上層パター
ンを形成することが要求される。しかしこのリソグラフ
ィー工程で上層／下層パターン間の位置ズレが発生す
る。そこで、当位置ズレを見込してマスク上のパターン
間隔に余裕をもたせ、パターン間隔にマージンを設定す
ることが必要とされる。しかし、当マージンはパターン
の高密度化の阻害要因となる。
基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形
成されたパターンが順次積層され、微細構造の半導体素
子が形成される。この半導体素子用のパターンを積層す
る場合には、リソグラフィー工程において、前工程で形
成した下層のパターンにマスク合わせし次の上層パター
ンを形成することが要求される。しかしこのリソグラフ
ィー工程で上層／下層パターン間の位置ズレが発生す
る。そこで、当位置ズレを見込してマスク上のパターン
間隔に余裕をもたせ、パターン間隔にマージンを設定す
ることが必要とされる。しかし、当マージンはパターン
の高密度化の阻害要因となる。
【０００４】そこで、上述のようなマージンを不要とす
るマージンレス化の技術手法が種々に検討され始めた。
その中で特に重要なものにコンタクト孔の形成における
マージンレス化がある。このコンタクト孔は半導体基板
上、半導体膜上、金属膜上の各種の層に形成され且つ多
用されるため、これをマージンレス化することは半導体
デバイスの高密度化／高集積化に最も効果がある。この
マージンレス化技術の中で有力な方法に自己整合型コン
タクト孔の形成法があり、その具体的方法が種々に検討
されている。その一例としては、層間絶縁膜に対してエ
ッチング選択性のあるエッチングストッパ層を配線上に
設けておき、コンタクト孔形成のエッチングで配線がエ
ッチングされないようにするものがある。
るマージンレス化の技術手法が種々に検討され始めた。
その中で特に重要なものにコンタクト孔の形成における
マージンレス化がある。このコンタクト孔は半導体基板
上、半導体膜上、金属膜上の各種の層に形成され且つ多
用されるため、これをマージンレス化することは半導体
デバイスの高密度化／高集積化に最も効果がある。この
マージンレス化技術の中で有力な方法に自己整合型コン
タクト孔の形成法があり、その具体的方法が種々に検討
されている。その一例としては、層間絶縁膜に対してエ
ッチング選択性のあるエッチングストッパ層を配線上に
設けておき、コンタクト孔形成のエッチングで配線がエ
ッチングされないようにするものがある。
【０００５】例えば、特開平３−１０６０２７号公報に
は、メモリセル領域に隣接して配置された複数のゲート
電極にそれぞれエッチングストッパ層を設けておき、こ
のエッチングストッパ層及びゲート電極の側面を覆うよ
うに全面に層間絶縁膜を形成し、この複数のゲート電極
間の層間絶縁膜にコンタクト孔を形成することが記載さ
れている。この開示によると、コンタクト孔はゲート電
極上のエッチングストッパ層をマスクとして自己整合的
に形成され、ゲート電極の側面には層間絶縁膜よりなる
サイドウォール層を形成することにより、ゲート電極と
コンタクト孔とを絶縁している。しかしながら、このよ
うな製造方法では、層間絶縁膜よりなるサイドウォール
層が除去されやすく或いはゲート電極がコンタクト孔内
に露出しやすいために、ゲート電極とコンタクト孔との
間の絶縁不良の発生を十分に抑制することができない。
は、メモリセル領域に隣接して配置された複数のゲート
電極にそれぞれエッチングストッパ層を設けておき、こ
のエッチングストッパ層及びゲート電極の側面を覆うよ
うに全面に層間絶縁膜を形成し、この複数のゲート電極
間の層間絶縁膜にコンタクト孔を形成することが記載さ
れている。この開示によると、コンタクト孔はゲート電
極上のエッチングストッパ層をマスクとして自己整合的
に形成され、ゲート電極の側面には層間絶縁膜よりなる
サイドウォール層を形成することにより、ゲート電極と
コンタクト孔とを絶縁している。しかしながら、このよ
うな製造方法では、層間絶縁膜よりなるサイドウォール
層が除去されやすく或いはゲート電極がコンタクト孔内
に露出しやすいために、ゲート電極とコンタクト孔との
間の絶縁不良の発生を十分に抑制することができない。
【０００６】次に、このような問題を解決する他の従来
の技術について、図１０〜図１１を参照しながら、自己
整合性コンタクト孔の形成方法を２５６メガビット級の
ＤＲＡＭに適用した場合を想定して説明する。
の技術について、図１０〜図１１を参照しながら、自己
整合性コンタクト孔の形成方法を２５６メガビット級の
ＤＲＡＭに適用した場合を想定して説明する。
【０００７】図１０（ａ）に示すように、シリコン基板
１０１の表面に素子分離絶縁膜１０２が形成される。そ
して、ＤＲＡＭのメモリセル部１００ａと周辺回路部１
００ｂとが電気的に分離される。次に、ゲート絶縁膜１
０３が形成される。ここで、このゲート絶縁膜は膜厚が
８ｎｍ程度のシリコン酸化膜である。メモリセル部１０
０ａには、１個のトランジスタと１個のキャパシタとで
構成されるメモリセルが多数配列して形成される。周辺
回路部１００ｂはｎ型とｐ型のトランジスタの両方を用
いたＣＭＯＳ回路で構成され、トランジスタ性能向上の
ためライトリー・ドープト・ドレイン（ＬＤＤ）構造の
トランジスタが採用される。メモリセル部１００ａに形
成されるトランスファトランジスタのゲート電極１０４
ａはタングステン・ポリサイドあるいはチタン・ポリサ
イドで形成され、その寸法は０．２５μｍ程度である。
このゲート電極１０４ａはこのメモリデバイスのワード
線である。また、隣接するゲート電極１０４ａ間隔は
０．２〜０．２５μｍ程度になる。さらに、このゲート
電極１０４ａの膜厚も０．２〜０．２５μｍ程度にな
る。周辺回路部１００ｂに形成されるＣＭＯＳのトラン
ジスタのゲート電極１０４ｂの寸法は、一般に、メモリ
セル部のトランスファトランジスタのゲート電極の寸法
より大きくなり、０．４μｍ程度に設定される。これら
のゲート電極１０４ａ，１０４ｂ上にバッファ層１０６
とエッチングストッパ層１０７が積層して形成される。
次に、ＭＯＳトランジスタのソース・ドレインを構成す
る浅い拡散層１０８，１０８ａが形成される。ここで、
この浅い拡散層１０８，１０８ａの不純物の濃度は１×
１０18原子／ｃｍ3 程度に設定される。
１０１の表面に素子分離絶縁膜１０２が形成される。そ
して、ＤＲＡＭのメモリセル部１００ａと周辺回路部１
００ｂとが電気的に分離される。次に、ゲート絶縁膜１
０３が形成される。ここで、このゲート絶縁膜は膜厚が
８ｎｍ程度のシリコン酸化膜である。メモリセル部１０
０ａには、１個のトランジスタと１個のキャパシタとで
構成されるメモリセルが多数配列して形成される。周辺
回路部１００ｂはｎ型とｐ型のトランジスタの両方を用
いたＣＭＯＳ回路で構成され、トランジスタ性能向上の
ためライトリー・ドープト・ドレイン（ＬＤＤ）構造の
トランジスタが採用される。メモリセル部１００ａに形
成されるトランスファトランジスタのゲート電極１０４
ａはタングステン・ポリサイドあるいはチタン・ポリサ
イドで形成され、その寸法は０．２５μｍ程度である。
このゲート電極１０４ａはこのメモリデバイスのワード
線である。また、隣接するゲート電極１０４ａ間隔は
０．２〜０．２５μｍ程度になる。さらに、このゲート
電極１０４ａの膜厚も０．２〜０．２５μｍ程度にな
る。周辺回路部１００ｂに形成されるＣＭＯＳのトラン
ジスタのゲート電極１０４ｂの寸法は、一般に、メモリ
セル部のトランスファトランジスタのゲート電極の寸法
より大きくなり、０．４μｍ程度に設定される。これら
のゲート電極１０４ａ，１０４ｂ上にバッファ層１０６
とエッチングストッパ層１０７が積層して形成される。
次に、ＭＯＳトランジスタのソース・ドレインを構成す
る浅い拡散層１０８，１０８ａが形成される。ここで、
この浅い拡散層１０８，１０８ａの不純物の濃度は１×
１０18原子／ｃｍ3 程度に設定される。
【０００８】次に、図１０（ｂ）に示すように全体を被
覆するように膜厚が１００〜１５０ｎｍの被覆絶縁膜１
０９が堆積される。ここで、この被覆絶縁膜１０９は公
知のＣＶＤ（化学気相成長）法によるＳｉＯ2 である。
覆するように膜厚が１００〜１５０ｎｍの被覆絶縁膜１
０９が堆積される。ここで、この被覆絶縁膜１０９は公
知のＣＶＤ（化学気相成長）法によるＳｉＯ2 である。
【０００９】次に、この被覆絶縁膜１０９を異方性のリ
アクティブ・イオン・エッチング（ＲＩＥ）で全面エッ
チング（以下、エッチバックと呼称する）する。このよ
うなエッチバックにより、図１０（ｃ）に示すようにゲ
ート電極１０４ａ，１０４ｂの側壁にサイドウォール層
１１０ａ，１１０ｂが形成されるようになる。このサイ
ドウォール層１１０ｂは、ゲート電極１０４ｂ端部から
離れたところに深い拡散層１０８ｂを形成するためのイ
オン注入のマスクとして用いられ、このサイドウォール
層の膜厚は１００〜１５０ｎｍに設定される。
アクティブ・イオン・エッチング（ＲＩＥ）で全面エッ
チング（以下、エッチバックと呼称する）する。このよ
うなエッチバックにより、図１０（ｃ）に示すようにゲ
ート電極１０４ａ，１０４ｂの側壁にサイドウォール層
１１０ａ，１１０ｂが形成されるようになる。このサイ
ドウォール層１１０ｂは、ゲート電極１０４ｂ端部から
離れたところに深い拡散層１０８ｂを形成するためのイ
オン注入のマスクとして用いられ、このサイドウォール
層の膜厚は１００〜１５０ｎｍに設定される。
【００１０】次に、図示しないレジストをマスクに用い
た公知の選択的イオン注入により、周辺回路部１００ｂ
のＣＭＯＳトランジスタの浅い拡散層にのみ再度不純物
が導入され、熱処理が加えられて深い拡散層１０８ｂが
形成される。ここで、この深い拡散層１０８ｂの不純物
濃度は１×１０19〜１×１０20原子／ｃｍ3 に設定され
る。このように、周辺回路部のＣＭＯＳトランジスタの
ソース・ドレインの拡散層は、よく知られたＬＤＤ構造
になる。
た公知の選択的イオン注入により、周辺回路部１００ｂ
のＣＭＯＳトランジスタの浅い拡散層にのみ再度不純物
が導入され、熱処理が加えられて深い拡散層１０８ｂが
形成される。ここで、この深い拡散層１０８ｂの不純物
濃度は１×１０19〜１×１０20原子／ｃｍ3 に設定され
る。このように、周辺回路部のＣＭＯＳトランジスタの
ソース・ドレインの拡散層は、よく知られたＬＤＤ構造
になる。
【００１１】次に、図１１（ａ）に示すように、ボロン
及びリンを含有する酸化シリコン膜（ＢＰＳＧ膜）など
の層間絶縁膜１１３を全面に堆積させ、ゲート電極１０
４ａ，１０４ｂなどにより生じた段差を平坦化する。次
に、レジストパターン１１４をマスクにコンタクト孔１
１５を開孔する。このコンタクト孔開孔のエッチングに
は、エッチングストッパ層１０７と選択性のあるエッチ
ング法を用いる。
及びリンを含有する酸化シリコン膜（ＢＰＳＧ膜）など
の層間絶縁膜１１３を全面に堆積させ、ゲート電極１０
４ａ，１０４ｂなどにより生じた段差を平坦化する。次
に、レジストパターン１１４をマスクにコンタクト孔１
１５を開孔する。このコンタクト孔開孔のエッチングに
は、エッチングストッパ層１０７と選択性のあるエッチ
ング法を用いる。
【００１２】例えば、エッチングストッパ層１０７が窒
化シリコン膜の場合、フッ化炭素と一酸化炭素の混合ガ
スを用いることにより、窒化シリコン膜に対して、酸化
シリコン膜を選択的にドライエッチングできることが知
られている。この場合、酸化シリコン膜と窒化シリコン
膜のエッチング選択比は、５：１〜１５：１が得られて
いる。このエッチングストッパ層１０７はゲート電極１
０４ａの上部を覆うだけであるので、コンタクトエッチ
ングの後、ゲート電極１０４ａの側壁は、コンタクト孔
１１５に露出している。そこで、レジストパターン１１
４を剥離した後、図１１（ｂ）のように酸化シリコン膜
などの絶縁膜１１７を堆積する。さらに図１１（ｃ）の
ように、異方性のエッチングでコンタクト孔１１５側壁
とゲート電極１０４ａ側壁に第２のサイドウォール層１
０８を形成する。
化シリコン膜の場合、フッ化炭素と一酸化炭素の混合ガ
スを用いることにより、窒化シリコン膜に対して、酸化
シリコン膜を選択的にドライエッチングできることが知
られている。この場合、酸化シリコン膜と窒化シリコン
膜のエッチング選択比は、５：１〜１５：１が得られて
いる。このエッチングストッパ層１０７はゲート電極１
０４ａの上部を覆うだけであるので、コンタクトエッチ
ングの後、ゲート電極１０４ａの側壁は、コンタクト孔
１１５に露出している。そこで、レジストパターン１１
４を剥離した後、図１１（ｂ）のように酸化シリコン膜
などの絶縁膜１１７を堆積する。さらに図１１（ｃ）の
ように、異方性のエッチングでコンタクト孔１１５側壁
とゲート電極１０４ａ側壁に第２のサイドウォール層１
０８を形成する。
【００１３】このようにして、ゲート電極１０４ａから
自己整合的に絶縁されたコンタクト孔１１５を得ること
ができる。
自己整合的に絶縁されたコンタクト孔１１５を得ること
ができる。
【００１４】
【発明が解決しようとする課題】この従来の方法では、
以下のような新たな問題が生じると考えられる。
以下のような新たな問題が生じると考えられる。
【００１５】周辺回路部１００ｂのＬＤＤ構造のトラン
ジスタを形成するために用いられるサイドウォール層１
１０ｂの膜厚は、トランジスタ特性や信頼性に直接影響
する。この膜厚は、不純物の拡散係数とデバイス製造過
程における熱処理温度と時間により決定されるため、素
子の微細化に対応して薄くしていくことは容易ではな
い。特に、ｐ型トランジスタのソース・ドレイン不純物
には、拡散係数の大きいボロンが用いられるために、２
５６Ｍや１Ｇ ＤＲＡＭでも、この膜厚は、１００〜２
００ｎｍで設計されている。このメモリデバイスのメモ
リセル部１００ａのトランジスタはＬＤＤ構造にする必
要がないため、サイドウォール層１１０ａは不要なもの
である。しかしながら、サイドウォール層１１０ｂを形
成すると必然的にサイドウォール層１１０ａは形成され
てしまう。この集積度のメモリセルのゲート電極１０４
ａ間隔は、０．１５〜０．２５μｍであるために、ゲー
ト電極１０４ａ間は、サイドウォール層１１０ａでほと
んど埋め込まれてしまうことになる。すなわち、隣接す
るワード線間はサイドウォール層１１０ａで埋め込まれ
てしまう。このようなワード線間にコンタクト孔１１５
を開孔するには、層間絶縁膜１１３の他に、サイドウォ
ール層１１０ａもエッチングしなければならない。しか
し、通常、サイドウォール層１１０ａとして用いられて
いるＨＴＯ膜は、ＢＰＳＧ膜に比べ、２〜３分の１程度
のエッチング速度である。したがって、ワード線上部の
エッチングストッパ層１０７が、コンタクト孔１１５に
露出してから、拡散層１０８が露出するまでのエッチン
グ時間が長くなってしまう。このため、長時間、エッチ
ング雰囲気にさらされた配線上部のエッチングストッパ
層１０７は、選択性の低い角部からエッチングされてし
まい、図１１（ａ）に示すように薄くなったエッチング
ストッパ層１１６となってしまう。このため、コンタク
ト孔１１５とワード線１０４ａの絶縁不良の原因とな
る。
ジスタを形成するために用いられるサイドウォール層１
１０ｂの膜厚は、トランジスタ特性や信頼性に直接影響
する。この膜厚は、不純物の拡散係数とデバイス製造過
程における熱処理温度と時間により決定されるため、素
子の微細化に対応して薄くしていくことは容易ではな
い。特に、ｐ型トランジスタのソース・ドレイン不純物
には、拡散係数の大きいボロンが用いられるために、２
５６Ｍや１Ｇ ＤＲＡＭでも、この膜厚は、１００〜２
００ｎｍで設計されている。このメモリデバイスのメモ
リセル部１００ａのトランジスタはＬＤＤ構造にする必
要がないため、サイドウォール層１１０ａは不要なもの
である。しかしながら、サイドウォール層１１０ｂを形
成すると必然的にサイドウォール層１１０ａは形成され
てしまう。この集積度のメモリセルのゲート電極１０４
ａ間隔は、０．１５〜０．２５μｍであるために、ゲー
ト電極１０４ａ間は、サイドウォール層１１０ａでほと
んど埋め込まれてしまうことになる。すなわち、隣接す
るワード線間はサイドウォール層１１０ａで埋め込まれ
てしまう。このようなワード線間にコンタクト孔１１５
を開孔するには、層間絶縁膜１１３の他に、サイドウォ
ール層１１０ａもエッチングしなければならない。しか
し、通常、サイドウォール層１１０ａとして用いられて
いるＨＴＯ膜は、ＢＰＳＧ膜に比べ、２〜３分の１程度
のエッチング速度である。したがって、ワード線上部の
エッチングストッパ層１０７が、コンタクト孔１１５に
露出してから、拡散層１０８が露出するまでのエッチン
グ時間が長くなってしまう。このため、長時間、エッチ
ング雰囲気にさらされた配線上部のエッチングストッパ
層１０７は、選択性の低い角部からエッチングされてし
まい、図１１（ａ）に示すように薄くなったエッチング
ストッパ層１１６となってしまう。このため、コンタク
ト孔１１５とワード線１０４ａの絶縁不良の原因とな
る。
【００１６】エッチングストッパ層１０７を予め厚く形
成することにより、絶縁不良を防ごうとすることも考え
られる。しかしながら、このようにエッチングストッパ
層１０７を厚くしたのでは、ワード線１０４ａとエッチ
ングストッパ層１０７により生じる段差が大きくなりコ
ンタクト孔１１５の深さを深くしなければならなくな
る。コンタクト孔１１５が深くなると、開孔が難しくな
ったり平坦化が悪化してその後に形成される膜のカバレ
ッジが悪くなるという別の問題が発生する。
成することにより、絶縁不良を防ごうとすることも考え
られる。しかしながら、このようにエッチングストッパ
層１０７を厚くしたのでは、ワード線１０４ａとエッチ
ングストッパ層１０７により生じる段差が大きくなりコ
ンタクト孔１１５の深さを深くしなければならなくな
る。コンタクト孔１１５が深くなると、開孔が難しくな
ったり平坦化が悪化してその後に形成される膜のカバレ
ッジが悪くなるという別の問題が発生する。
【００１７】したがって、本願発明の目的は、さらに改
良された自己整合型コンタクト孔の形成方法を提供する
ことにある。
良された自己整合型コンタクト孔の形成方法を提供する
ことにある。
【００１８】本発明による半導体装置の製造方法は、半
導体基板上に複数の配線を形成する工程と、前記複数の
配線の側面にサイドウォール層を形成する工程と、前記
複数の配線及び前記サイドウォール層を覆う層間絶縁膜
を形成する工程と、前記サイドウォール層のエッチング
速度を前記層間絶縁膜のエッチング速度と同等以上とす
ることによって、前記配線間の前記層間絶縁膜及び前記
サイドウォール層を除去しコンタクト孔を形成する工程
とを備え、前記サイドウォール層が、不純物ドープのシ
リコン酸化膜と、前記複数の配線の側壁及び前記半導体
基板の表面を覆うことにより前記不純物ドープのシリコ
ン酸化膜を前記半導体基板から遠ざけるコート絶縁膜と
を備えていることを特徴とする。
導体基板上に複数の配線を形成する工程と、前記複数の
配線の側面にサイドウォール層を形成する工程と、前記
複数の配線及び前記サイドウォール層を覆う層間絶縁膜
を形成する工程と、前記サイドウォール層のエッチング
速度を前記層間絶縁膜のエッチング速度と同等以上とす
ることによって、前記配線間の前記層間絶縁膜及び前記
サイドウォール層を除去しコンタクト孔を形成する工程
とを備え、前記サイドウォール層が、不純物ドープのシ
リコン酸化膜と、前記複数の配線の側壁及び前記半導体
基板の表面を覆うことにより前記不純物ドープのシリコ
ン酸化膜を前記半導体基板から遠ざけるコート絶縁膜と
を備えていることを特徴とする。
【００１９】本発明による半導体装置の製造方法は、半
導体基板上に複数の配線を形成する工程と、前記複数の
配線上にそれぞれエッチングストッパ層を形成する工程
と、前記複数の配線の側面にサイドウォール層を形成す
る工程と、前記複数の配線及び前記サイドウォール層を
覆う層間絶縁膜を形成する工程と、前記複数の配線間の
前記層間絶縁膜にコンタクト孔を形成する工程であっ
て、前記エッチングストッパ層のエッチング速度を前記
層間絶縁膜のエッチング速度よりも遅く、前記サイドウ
ォール層のエッチング速度を前記層間絶縁膜のエッチン
グ速度と同等以上とすることによりコンタクト孔を形成
する工程とを備え、前記サイドウォール層が、不純物ド
ープのシリコン酸化膜と、前記複数の配線の側壁及び前
記半導体基板の表面を覆うことにより前記不純物ドープ
のシリコン酸化膜を前記半導体基板から遠ざけるコート
絶縁膜とを備えていることを特徴とする。
導体基板上に複数の配線を形成する工程と、前記複数の
配線上にそれぞれエッチングストッパ層を形成する工程
と、前記複数の配線の側面にサイドウォール層を形成す
る工程と、前記複数の配線及び前記サイドウォール層を
覆う層間絶縁膜を形成する工程と、前記複数の配線間の
前記層間絶縁膜にコンタクト孔を形成する工程であっ
て、前記エッチングストッパ層のエッチング速度を前記
層間絶縁膜のエッチング速度よりも遅く、前記サイドウ
ォール層のエッチング速度を前記層間絶縁膜のエッチン
グ速度と同等以上とすることによりコンタクト孔を形成
する工程とを備え、前記サイドウォール層が、不純物ド
ープのシリコン酸化膜と、前記複数の配線の側壁及び前
記半導体基板の表面を覆うことにより前記不純物ドープ
のシリコン酸化膜を前記半導体基板から遠ざけるコート
絶縁膜とを備えていることを特徴とする。
【００２０】本発明によれば、サイドウォール層のエッ
チング速度を層間絶縁膜のエッチング速度と同等以上と
することによって、複数の配線間の層間絶縁膜及びサイ
ドウォール層を除去しコンタクト孔を形成するから、サ
イドウォール層のエッチング時間が短くなり、コンタク
ト孔形成に要するエッチング時間を短縮することができ
る。
チング速度を層間絶縁膜のエッチング速度と同等以上と
することによって、複数の配線間の層間絶縁膜及びサイ
ドウォール層を除去しコンタクト孔を形成するから、サ
イドウォール層のエッチング時間が短くなり、コンタク
ト孔形成に要するエッチング時間を短縮することができ
る。
【００２１】さらに、本発明によれば、エッチングスト
ッパ層のエッチング速度を層間絶縁膜のエッチング速度
よりも遅く、サイドウォール層のエッチング速度を層間
絶縁膜のエッチング速度と同等以上とすることによりコ
ンタクト孔を形成しているから、サイドウォール層のエ
ッチング時間が短くなるとともに、エッチングストッパ
層がエッチャントに曝されている時間を短縮できる。こ
れにより、エッチャントによるエッチングストッパ層の
エッチング量を減らすことができる。よって、複数の配
線上に形成するエッチングストッパ層を薄くしながら、
配線とコンタクト孔との絶縁不良の発生を防止すること
ができる。これにより、形成したコンタクト孔の深さを
浅くしながら、複数の配線とコンタクト孔との絶縁不良
をなくすことができる。
ッパ層のエッチング速度を層間絶縁膜のエッチング速度
よりも遅く、サイドウォール層のエッチング速度を層間
絶縁膜のエッチング速度と同等以上とすることによりコ
ンタクト孔を形成しているから、サイドウォール層のエ
ッチング時間が短くなるとともに、エッチングストッパ
層がエッチャントに曝されている時間を短縮できる。こ
れにより、エッチャントによるエッチングストッパ層の
エッチング量を減らすことができる。よって、複数の配
線上に形成するエッチングストッパ層を薄くしながら、
配線とコンタクト孔との絶縁不良の発生を防止すること
ができる。これにより、形成したコンタクト孔の深さを
浅くしながら、複数の配線とコンタクト孔との絶縁不良
をなくすことができる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２３】図１及び図２は、本発明の第１の実施形態
を説明するための製造工程順の断面図である。
を説明するための製造工程順の断面図である。
【００２４】図１（ａ）に示すように、半導体基板の一
例としてのｐ型シリコン基板１の表面に素子分離絶縁膜
２を形成する。これにより、ＤＲＡＭのメモリセル部１
ａと周辺回路部１ｂとが区画され、電気的に分離され
る。次に、ゲート絶縁膜３が形成される。ここで、この
ゲート絶縁膜３は膜厚が６〜８ｎｍ程度のシリコン酸化
膜或いはシリコンオキシナイトライド膜である。このよ
うにした後、メモリセル部１ａにはＭＯＳトランジスタ
すなわちトランスファトランジスタが多数配列して形成
される。さらに、周辺回路部１ｂにはＣＭＯＳトランジ
スタが形成される。次に、膜厚が０．２μｍ程度のチタ
ン・ポリサイド膜を全面に形成し、さらに膜厚が１０ｎ
ｍ程度のシリコン酸化膜を全面に形成し、さらに膜厚が
５０ｎｍ程度のシリコン窒化膜を全面に形成する。次
に、これらシリコン窒化膜、シリコン酸化膜及びチタン
・ポリサイド膜を順にパターニングすることにより、シ
リコン窒化膜のエッチングストッパ層７、シリコン酸化
膜のバッファ層６及びチタン・ポリサイド膜のゲート電
極４，４ａ，５をそれぞれ形成する。メモリセル部１ａ
に形成されたゲート電極４，４ａの寸法は、０．２μｍ
程度である。また、隣接するゲート電極４・ゲート電極
４ａ間の間隔は、０．２μｍ程度である。このメモリセ
ル部１ａに形成されたゲート電極４，４ａは、このＤＲ
ＡＭのワード線（配線）である。周辺回路部１ｂに形成
されたゲート電極５の寸法は、メモリセル部１ａに形成
されたゲート電極４，４ａの寸法よりも大きく、０．４
μｍ程度に設定される。
例としてのｐ型シリコン基板１の表面に素子分離絶縁膜
２を形成する。これにより、ＤＲＡＭのメモリセル部１
ａと周辺回路部１ｂとが区画され、電気的に分離され
る。次に、ゲート絶縁膜３が形成される。ここで、この
ゲート絶縁膜３は膜厚が６〜８ｎｍ程度のシリコン酸化
膜或いはシリコンオキシナイトライド膜である。このよ
うにした後、メモリセル部１ａにはＭＯＳトランジスタ
すなわちトランスファトランジスタが多数配列して形成
される。さらに、周辺回路部１ｂにはＣＭＯＳトランジ
スタが形成される。次に、膜厚が０．２μｍ程度のチタ
ン・ポリサイド膜を全面に形成し、さらに膜厚が１０ｎ
ｍ程度のシリコン酸化膜を全面に形成し、さらに膜厚が
５０ｎｍ程度のシリコン窒化膜を全面に形成する。次
に、これらシリコン窒化膜、シリコン酸化膜及びチタン
・ポリサイド膜を順にパターニングすることにより、シ
リコン窒化膜のエッチングストッパ層７、シリコン酸化
膜のバッファ層６及びチタン・ポリサイド膜のゲート電
極４，４ａ，５をそれぞれ形成する。メモリセル部１ａ
に形成されたゲート電極４，４ａの寸法は、０．２μｍ
程度である。また、隣接するゲート電極４・ゲート電極
４ａ間の間隔は、０．２μｍ程度である。このメモリセ
ル部１ａに形成されたゲート電極４，４ａは、このＤＲ
ＡＭのワード線（配線）である。周辺回路部１ｂに形成
されたゲート電極５の寸法は、メモリセル部１ａに形成
されたゲート電極４，４ａの寸法よりも大きく、０．４
μｍ程度に設定される。
【００２５】次に、エッチングストッパ層７、バッファ
層６及びゲート電極４，４ａ，５をマスクに不純物が半
導体基板１に導入され、ＭＯＳトランジスタのソース・
ドレインを構成するｎ型の浅い拡散層８，８ａがゲート
電極４，４ａ，５にそれぞれ整合して形成される。ここ
で、この浅い拡散層８，８ａの不純物の濃度は１×１０
18原子／ｃｍ3 程度に設定される。
層６及びゲート電極４，４ａ，５をマスクに不純物が半
導体基板１に導入され、ＭＯＳトランジスタのソース・
ドレインを構成するｎ型の浅い拡散層８，８ａがゲート
電極４，４ａ，５にそれぞれ整合して形成される。ここ
で、この浅い拡散層８，８ａの不純物の濃度は１×１０
18原子／ｃｍ3 程度に設定される。
【００２６】次に、図１（ｂ）に示すように、全体を被
覆するように膜厚が１５０ｎｍの第１被覆絶縁膜９が堆
積される。ここでは、この第１被覆絶縁膜９の一例とし
て、ＬＰＣＶＤ（減圧の化学気相成長）法によるＰＳＧ
膜（リンガラスを含有するシリコン酸化膜）としてい
る。そして、このＰＳＧ膜に含まれるリン原子の濃度は
１０モル％程度である。
覆するように膜厚が１５０ｎｍの第１被覆絶縁膜９が堆
積される。ここでは、この第１被覆絶縁膜９の一例とし
て、ＬＰＣＶＤ（減圧の化学気相成長）法によるＰＳＧ
膜（リンガラスを含有するシリコン酸化膜）としてい
る。そして、このＰＳＧ膜に含まれるリン原子の濃度は
１０モル％程度である。
【００２７】次に、この第１被覆絶縁膜９に異方性のエ
ッチバックを加える。ここで、このエッチバックは反応
ガスとしてＣ4 Ｆ8 とＣＯの混合したガスを用いるＲＩ
Ｅ法で行われる。このようなエッチバックにより、図１
（ｃ）に示すようにゲート電極４，４ａ，５の側壁に第
１サイドウォール層１０，１０ａがそれぞれ形成され
る。ここで、この第１サイドウォール層１０，１０ａの
膜厚は１００ｎｍに設定される。このエッチバックの工
程により、先述した第１サイドウォール層１０，１０ａ
と共に、メモリセル部１ａで離間距離の小さいゲート電
極４と４ａ間は第１サイドウォール層１０からなる埋込
み絶縁層１１が残されている。
ッチバックを加える。ここで、このエッチバックは反応
ガスとしてＣ4 Ｆ8 とＣＯの混合したガスを用いるＲＩ
Ｅ法で行われる。このようなエッチバックにより、図１
（ｃ）に示すようにゲート電極４，４ａ，５の側壁に第
１サイドウォール層１０，１０ａがそれぞれ形成され
る。ここで、この第１サイドウォール層１０，１０ａの
膜厚は１００ｎｍに設定される。このエッチバックの工
程により、先述した第１サイドウォール層１０，１０ａ
と共に、メモリセル部１ａで離間距離の小さいゲート電
極４と４ａ間は第１サイドウォール層１０からなる埋込
み絶縁層１１が残されている。
【００２８】次に、図２（ａ）に示すように公知のリソ
グラフィ技術でイオン注入用レジストマスク１２が形成
される。そして、これをマスクに用いた公知の選択的イ
オン注入により、周辺回路部１ｂのＭＯＳトランジスタ
の浅い拡散層８ａにのみ再度不純物が導入され、熱処理
が加えられてｎ型の深い拡散層８ｂが形成される。ここ
で、この深い拡散層８ｂの不純物濃度は１×１０19〜１
×１０20原子／ｃｍ3に設定される。このようにして、
周辺回路部１ｂのＭＯＳトランジスタはソース・ドレイ
ン領域が拡散層８ａ，８ｂから構成されたＬＤＤ構造と
なる。
グラフィ技術でイオン注入用レジストマスク１２が形成
される。そして、これをマスクに用いた公知の選択的イ
オン注入により、周辺回路部１ｂのＭＯＳトランジスタ
の浅い拡散層８ａにのみ再度不純物が導入され、熱処理
が加えられてｎ型の深い拡散層８ｂが形成される。ここ
で、この深い拡散層８ｂの不純物濃度は１×１０19〜１
×１０20原子／ｃｍ3に設定される。このようにして、
周辺回路部１ｂのＭＯＳトランジスタはソース・ドレイ
ン領域が拡散層８ａ，８ｂから構成されたＬＤＤ構造と
なる。
【００２９】次に、レジストマスク１２を除去した後で
全面に層間絶縁膜１３を形成しゲート電極４，４ａ，５
などにより生じた段差を平坦化する。ここでは、この層
間絶縁膜１３は膜厚が４００ｎｍのＢＰＳＧ膜（ボロン
ガラス、リンガラスを含むシリコン酸化膜）である。こ
の場合にこのＢＰＳＧ膜に含まれるボロンおよびリン原
子の濃度は例えばモル濃度でそれぞれ５モル％、１０モ
ル％程度に設定される。次にコンタクト孔用レジストマ
スク１４が所定の形状にパターニングされて形成され
る。そして、これをドライエッチングのマスクにして、
層間絶縁膜１３、サイドウォール層からなる埋込み絶縁
層１１、及び拡散層８表面のゲート絶縁膜３がエッチン
グされる。このようにして、コンタクト孔１５が形成さ
れる。ここで、ゲート電極４，４ａ上にはエッチングス
トッパ層７が形成されているため、先述したようにゲー
ト電極４，４ａに自己整合して拡散層８上にコンタクト
孔１５が形成される。この層間絶縁膜１３と埋込み絶縁
層１１のドライエッチングにおいては、これらの層間絶
縁膜１３および埋込み絶縁層１１とエッチングストッパ
層７とのエッチング速度比を大きくするのがより好まし
い。このためにＲＩＥにおける反応ガスとして、Ｃ4 Ｆ
8 にＣＯを混合したガスが用いられる。このようなガス
を選択することで、このエッチング速度比が２０程度に
なり、エッチングストッパ層７のエッチングマスクとし
ての役割が確保されるようになる。
全面に層間絶縁膜１３を形成しゲート電極４，４ａ，５
などにより生じた段差を平坦化する。ここでは、この層
間絶縁膜１３は膜厚が４００ｎｍのＢＰＳＧ膜（ボロン
ガラス、リンガラスを含むシリコン酸化膜）である。こ
の場合にこのＢＰＳＧ膜に含まれるボロンおよびリン原
子の濃度は例えばモル濃度でそれぞれ５モル％、１０モ
ル％程度に設定される。次にコンタクト孔用レジストマ
スク１４が所定の形状にパターニングされて形成され
る。そして、これをドライエッチングのマスクにして、
層間絶縁膜１３、サイドウォール層からなる埋込み絶縁
層１１、及び拡散層８表面のゲート絶縁膜３がエッチン
グされる。このようにして、コンタクト孔１５が形成さ
れる。ここで、ゲート電極４，４ａ上にはエッチングス
トッパ層７が形成されているため、先述したようにゲー
ト電極４，４ａに自己整合して拡散層８上にコンタクト
孔１５が形成される。この層間絶縁膜１３と埋込み絶縁
層１１のドライエッチングにおいては、これらの層間絶
縁膜１３および埋込み絶縁層１１とエッチングストッパ
層７とのエッチング速度比を大きくするのがより好まし
い。このためにＲＩＥにおける反応ガスとして、Ｃ4 Ｆ
8 にＣＯを混合したガスが用いられる。このようなガス
を選択することで、このエッチング速度比が２０程度に
なり、エッチングストッパ層７のエッチングマスクとし
ての役割が確保されるようになる。
【００３０】次に、レジストマスク１４を除去した後
で、図２（ｃ）に示すように第２被覆絶縁膜１６が前述
のコンタクト孔１５および層間絶縁膜１３を被覆するよ
うに全面に堆積される。ここで、この第２の被覆絶縁膜
１６は膜厚が６０ｎｍ程度のシリコン酸化膜である。こ
のシリコン酸化膜は、例えば段差被覆性に優れる、成膜
の温度が８００℃程度と高い温度でのＣＶＤ法で形成し
たＨＴＯ膜である。
で、図２（ｃ）に示すように第２被覆絶縁膜１６が前述
のコンタクト孔１５および層間絶縁膜１３を被覆するよ
うに全面に堆積される。ここで、この第２の被覆絶縁膜
１６は膜厚が６０ｎｍ程度のシリコン酸化膜である。こ
のシリコン酸化膜は、例えば段差被覆性に優れる、成膜
の温度が８００℃程度と高い温度でのＣＶＤ法で形成し
たＨＴＯ膜である。
【００３１】次にこの第２被覆絶縁膜１６の全面エッチ
バックが行われる。ここで、このエッチバックにおいて
は、例えば異方性のＲＩＥの反応ガスとしてＣＨＦ3 と
ＣＯの混合ガスあるいはＣ4 Ｆ8 とＣＯの混合ガスが用
いられる。このようにして、図２（ｄ）に示すようにメ
モリセル部のトランスファトランジスタのゲート電極
４，４ａの側壁部に第２サイドウォール層１７が形成さ
れる。また、層間絶縁膜１３に形成されたコンタクト孔
１５の側壁部にもサイドウォール層１７′が形成され
る。この場合の第２サイドウォール層１７の膜厚は５０
ｎｍ程度である。そして、最終的なコンタクト孔１５′
の寸法は１００ｎｍ程度になる。
バックが行われる。ここで、このエッチバックにおいて
は、例えば異方性のＲＩＥの反応ガスとしてＣＨＦ3 と
ＣＯの混合ガスあるいはＣ4 Ｆ8 とＣＯの混合ガスが用
いられる。このようにして、図２（ｄ）に示すようにメ
モリセル部のトランスファトランジスタのゲート電極
４，４ａの側壁部に第２サイドウォール層１７が形成さ
れる。また、層間絶縁膜１３に形成されたコンタクト孔
１５の側壁部にもサイドウォール層１７′が形成され
る。この場合の第２サイドウォール層１７の膜厚は５０
ｎｍ程度である。そして、最終的なコンタクト孔１５′
の寸法は１００ｎｍ程度になる。
【００３２】以上のようにして、周辺回路部１ｂのＭＯ
Ｓトランジスタのゲート電極５の側壁には膜厚が１００
ｎｍの第１サイドウォール層１０ａが形成され、メモリ
セル部１ａのトランスファトランジスタのゲート電極
４，４ａの側壁に第２サイドウォール層１７が形成さ
れ、この第２サイドウォール層１７を有するゲート電極
４，４ａに自己整合したコンタクト孔１５′が拡散層８
上に形成される。
Ｓトランジスタのゲート電極５の側壁には膜厚が１００
ｎｍの第１サイドウォール層１０ａが形成され、メモリ
セル部１ａのトランスファトランジスタのゲート電極
４，４ａの側壁に第２サイドウォール層１７が形成さ
れ、この第２サイドウォール層１７を有するゲート電極
４，４ａに自己整合したコンタクト孔１５′が拡散層８
上に形成される。
【００３３】さらに、このコンタクト孔１５′を埋め込
む不純物ドープのポリシリコンプラグ１８が形成され
る。このポリシリコンプラグ１８はポリシリコンの選択
成長あるいは全面成長後のエッチバックによって形成で
きる。次に、層間絶縁膜１３及びポリシリコンプラグ１
８を覆う膜厚が０．１５μｍ程度のタングステンシリサ
イド膜１９を形成する。このタングステンシリサイド１
９は高沸点金属シリサイド膜の一例である。このタング
ステンシリサイド膜１９はこのＤＲＡＭのディジット線
であり、ポリシリコンプラグ１８をを介してゲート電極
４，４ａ間に位置する拡散層８に接続され、ディジット
線が自己整合型コンタクト孔１５′を介して拡散層８に
接続される。
む不純物ドープのポリシリコンプラグ１８が形成され
る。このポリシリコンプラグ１８はポリシリコンの選択
成長あるいは全面成長後のエッチバックによって形成で
きる。次に、層間絶縁膜１３及びポリシリコンプラグ１
８を覆う膜厚が０．１５μｍ程度のタングステンシリサ
イド膜１９を形成する。このタングステンシリサイド１
９は高沸点金属シリサイド膜の一例である。このタング
ステンシリサイド膜１９はこのＤＲＡＭのディジット線
であり、ポリシリコンプラグ１８をを介してゲート電極
４，４ａ間に位置する拡散層８に接続され、ディジット
線が自己整合型コンタクト孔１５′を介して拡散層８に
接続される。
【００３４】本実施形態によれば、第１サイドウォール
層１０，１０ａをエッチング速度が層間絶縁膜１３を構
成するＢＰＳＧ膜のエッチング速度と同等以上である材
質のＰＳＧ膜としている。よって、コンタクト孔１５形
成のための層間絶縁膜１３のエッチングが終了したとき
には、第１サイドウォール層１０からなる埋込み絶縁層
１１も除去されるようにしている。これにより、コンタ
クト孔１５形成に要するエッチング時間を短縮できる。
さらに、コンタクト孔１５形成のための層間絶縁膜１３
のエッチングが終了したときには、第１サイドウォール
層１０からなる埋込み絶縁層１１も除去されるようにし
ているから、エッチングストッパ層７がエッチャントに
曝される時間を短縮することができる。これによって、
エッチングストッパ層７の膜減りを防止することができ
る。膜減りが防止されることによって、ワード線（配
線）を構成するゲート電極４，４ａの角部でのコンタク
ト孔１５′との絶縁不良の発生を防止することができ
る。すなわち、ワード線とディジット線とのショート発
生を防止できる。さらに、本実施例によって、エッチン
グストッパ層７の膜減りを少なくすることが可能になっ
たので、ゲート電極４，４ａ上に形成しておくエッチン
グストッパ層７の膜厚を薄くすることができる。これに
より、エッチングストッパ層７の薄膜化によりコンタク
ト孔１５の深さを浅くすること、及びワード線を構成す
るゲート電極４，４ａとコンタクト孔１５′とのショー
ト不良の発生を防止することを両立させることができ
る。
層１０，１０ａをエッチング速度が層間絶縁膜１３を構
成するＢＰＳＧ膜のエッチング速度と同等以上である材
質のＰＳＧ膜としている。よって、コンタクト孔１５形
成のための層間絶縁膜１３のエッチングが終了したとき
には、第１サイドウォール層１０からなる埋込み絶縁層
１１も除去されるようにしている。これにより、コンタ
クト孔１５形成に要するエッチング時間を短縮できる。
さらに、コンタクト孔１５形成のための層間絶縁膜１３
のエッチングが終了したときには、第１サイドウォール
層１０からなる埋込み絶縁層１１も除去されるようにし
ているから、エッチングストッパ層７がエッチャントに
曝される時間を短縮することができる。これによって、
エッチングストッパ層７の膜減りを防止することができ
る。膜減りが防止されることによって、ワード線（配
線）を構成するゲート電極４，４ａの角部でのコンタク
ト孔１５′との絶縁不良の発生を防止することができ
る。すなわち、ワード線とディジット線とのショート発
生を防止できる。さらに、本実施例によって、エッチン
グストッパ層７の膜減りを少なくすることが可能になっ
たので、ゲート電極４，４ａ上に形成しておくエッチン
グストッパ層７の膜厚を薄くすることができる。これに
より、エッチングストッパ層７の薄膜化によりコンタク
ト孔１５の深さを浅くすること、及びワード線を構成す
るゲート電極４，４ａとコンタクト孔１５′とのショー
ト不良の発生を防止することを両立させることができ
る。
【００３５】なお、本実施形態では、ＢＰＳＧ膜の層間
絶縁膜１３に対して第１サイドウォール層１０としてＰ
ＳＧ膜を選んで説明した。しかしながら、他の膜を用い
ることもできる。層間絶縁膜１３にＰＳＧ膜、ＢＳＧ
膜、ＢＰＳＧ膜或いはこれらの積層膜などの不純物ドー
プのシリコン酸化膜を用いた場合には、第１サイドウォ
ール層１０にはＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜或いは
これらの積層膜などの不純物ドープのシリコン酸化膜を
用いることができ、第１サイドウォール層のエッチング
速度を層間絶縁膜１３のエッチング速度と同等以上にで
きる。特に、ＰＳＧ膜の層間絶縁膜に対して第１サイド
ウォール層としてＢＰＳＧ膜を用いると、コンタクト孔
形成の同じエッチャントに対して第１サイドウォール層
のエッチング速度を層間絶縁膜のエッチング速度より高
くすることができる。
絶縁膜１３に対して第１サイドウォール層１０としてＰ
ＳＧ膜を選んで説明した。しかしながら、他の膜を用い
ることもできる。層間絶縁膜１３にＰＳＧ膜、ＢＳＧ
膜、ＢＰＳＧ膜或いはこれらの積層膜などの不純物ドー
プのシリコン酸化膜を用いた場合には、第１サイドウォ
ール層１０にはＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜或いは
これらの積層膜などの不純物ドープのシリコン酸化膜を
用いることができ、第１サイドウォール層のエッチング
速度を層間絶縁膜１３のエッチング速度と同等以上にで
きる。特に、ＰＳＧ膜の層間絶縁膜に対して第１サイド
ウォール層としてＢＰＳＧ膜を用いると、コンタクト孔
形成の同じエッチャントに対して第１サイドウォール層
のエッチング速度を層間絶縁膜のエッチング速度より高
くすることができる。
【００３６】また、本実施形態では、コンタクト孔１
５′を埋め込むポリシリコンプラグ１８を介してディジ
ット線のタングステンシリサイド膜１９を拡散層８に接
続した。これは、コンタクト孔１５′が微細になってい
るため金属膜がコンタクト孔１５′内にうまく成膜でき
なくなるためである。よって、コンタクト孔が特に微細
でない場合には、例えば、ポリサイド構造のディジット
線を層間絶縁膜１３、第２サイドウォール１７，１７′
及び拡散層８の表面を覆うように薄く形成してディジッ
ト線を拡散層８に接続することも考えられる。すなわ
ち、ポリシリコン膜を全面に薄く形成した後でタングス
テンシリサイド膜を全面に薄く形成してポリサイド構造
のディジット線が形成される。
５′を埋め込むポリシリコンプラグ１８を介してディジ
ット線のタングステンシリサイド膜１９を拡散層８に接
続した。これは、コンタクト孔１５′が微細になってい
るため金属膜がコンタクト孔１５′内にうまく成膜でき
なくなるためである。よって、コンタクト孔が特に微細
でない場合には、例えば、ポリサイド構造のディジット
線を層間絶縁膜１３、第２サイドウォール１７，１７′
及び拡散層８の表面を覆うように薄く形成してディジッ
ト線を拡散層８に接続することも考えられる。すなわ
ち、ポリシリコン膜を全面に薄く形成した後でタングス
テンシリサイド膜を全面に薄く形成してポリサイド構造
のディジット線が形成される。
【００３７】次に、第２の実施形態を図３及び図４に基
づいて説明する。図３（ａ）に示すように、半導体基板
の一例としてのシリコン基板２１の表面に素子分離絶縁
膜２２が形成される。そして、ゲート絶縁膜２３が形成
される。ここで、このゲート絶縁膜は膜厚が８ｎｍ程度
のシリコン酸化膜あるいはシリコンオキシナイトライド
膜である。このようにした後、メモリセル部２０ａのＭ
ＯＳトランジスタすなわちトランスファトランジスタが
多数配列して形成される。さらに、周辺回路部２０ｂに
はＣＭＯＳトランジスタが形成される。メモリセル部２
０ａに形成されるトランスファトランジスタのゲート電
極２４，２４ａはチタン・ポリサイドで形成され、その
寸法は０．１５〜０．２μｍである。このゲート電極２
４，２４ａはメモリデバイスのワード線である。また、
隣接するゲート電極２４と２４ａとの間隔は０．２μｍ
程度設定される。さらに、このゲート電極２４，２４ａ
の膜厚も０．２μｍ程度に設定される。周辺回路部２０
ｂに形成されるＭＯＳのトランジスタのゲート電極２５
の寸法は、一般に、メモリセル部２０ａのトランスファ
トランジスタのゲート電極２４，２４ａの寸法より大き
くなり、０．３μｍ程度に設定される。バッファ層２６
が、先述したゲート電極２４，２４ａ，２５を被覆して
形成され、さらにこのバッファ層２６を被覆するエッチ
ングストッパ層２７が形成される。ここで、バッファ層
は膜厚が１０ｎｍ程度のシリコン酸化膜であり、エッチ
ングストッパ層２７は膜厚が５０ｎｍ程度の過剰シリコ
ンを含有するシリコン酸化膜（以下、ＳＲＯ膜と呼称す
る）である。
づいて説明する。図３（ａ）に示すように、半導体基板
の一例としてのシリコン基板２１の表面に素子分離絶縁
膜２２が形成される。そして、ゲート絶縁膜２３が形成
される。ここで、このゲート絶縁膜は膜厚が８ｎｍ程度
のシリコン酸化膜あるいはシリコンオキシナイトライド
膜である。このようにした後、メモリセル部２０ａのＭ
ＯＳトランジスタすなわちトランスファトランジスタが
多数配列して形成される。さらに、周辺回路部２０ｂに
はＣＭＯＳトランジスタが形成される。メモリセル部２
０ａに形成されるトランスファトランジスタのゲート電
極２４，２４ａはチタン・ポリサイドで形成され、その
寸法は０．１５〜０．２μｍである。このゲート電極２
４，２４ａはメモリデバイスのワード線である。また、
隣接するゲート電極２４と２４ａとの間隔は０．２μｍ
程度設定される。さらに、このゲート電極２４，２４ａ
の膜厚も０．２μｍ程度に設定される。周辺回路部２０
ｂに形成されるＭＯＳのトランジスタのゲート電極２５
の寸法は、一般に、メモリセル部２０ａのトランスファ
トランジスタのゲート電極２４，２４ａの寸法より大き
くなり、０．３μｍ程度に設定される。バッファ層２６
が、先述したゲート電極２４，２４ａ，２５を被覆して
形成され、さらにこのバッファ層２６を被覆するエッチ
ングストッパ層２７が形成される。ここで、バッファ層
は膜厚が１０ｎｍ程度のシリコン酸化膜であり、エッチ
ングストッパ層２７は膜厚が５０ｎｍ程度の過剰シリコ
ンを含有するシリコン酸化膜（以下、ＳＲＯ膜と呼称す
る）である。
【００３８】ここで以下、ＳＲＯ膜の形成方法について
簡単に述べる。この膜の形成方法は基本的にＣＶＤ法に
よる二酸化シリコン膜の成膜方法と同じである。すなわ
ち、減圧の可能な石英の反応管をヒーター加熱するＬＰ
ＣＶＤ炉において、炉の温度を７００℃〜８００℃に設
定し、反応ガスとしてモノシランと亜酸化窒素のガスを
それぞれ別のガス導入口を通して炉内に入れる。ここで
雰囲気ガスには窒素ガスを使用し、これらのガスの全圧
力を１Ｔｏｒｒ程度にする。この成膜方法で二酸化シリ
コン膜に過剰のシリコンを含有させる。そのためにモノ
シランと亜酸化窒素のガス流量比を変え、モノシランの
ガス流量を増加させる。ここでモノシランのガス流量比
が増えるに従い過剰のシリコン量は増加する。このよう
にして過剰シリコンを含有したシリコン酸化物の薄膜す
なわちＳＲＯ膜が形成される。このＳＲＯ膜は二酸化シ
リコン（ＳｉＯ2 ）膜に微小なシリコン集合体の混入し
た構造の絶縁物である。
簡単に述べる。この膜の形成方法は基本的にＣＶＤ法に
よる二酸化シリコン膜の成膜方法と同じである。すなわ
ち、減圧の可能な石英の反応管をヒーター加熱するＬＰ
ＣＶＤ炉において、炉の温度を７００℃〜８００℃に設
定し、反応ガスとしてモノシランと亜酸化窒素のガスを
それぞれ別のガス導入口を通して炉内に入れる。ここで
雰囲気ガスには窒素ガスを使用し、これらのガスの全圧
力を１Ｔｏｒｒ程度にする。この成膜方法で二酸化シリ
コン膜に過剰のシリコンを含有させる。そのためにモノ
シランと亜酸化窒素のガス流量比を変え、モノシランの
ガス流量を増加させる。ここでモノシランのガス流量比
が増えるに従い過剰のシリコン量は増加する。このよう
にして過剰シリコンを含有したシリコン酸化物の薄膜す
なわちＳＲＯ膜が形成される。このＳＲＯ膜は二酸化シ
リコン（ＳｉＯ2 ）膜に微小なシリコン集合体の混入し
た構造の絶縁物である。
【００３９】次に、第１の実施形態と同様にＭＯＳトラ
ンジスタのソース・ドレインを構成する浅い拡散層２
８，２８ａが形成される。ここで、この浅い拡散層２
８，２８ａの不純物の濃度は１×１０18原子／ｃｍ3 程
度に設定される。
ンジスタのソース・ドレインを構成する浅い拡散層２
８，２８ａが形成される。ここで、この浅い拡散層２
８，２８ａの不純物の濃度は１×１０18原子／ｃｍ3 程
度に設定される。
【００４０】図３（ｂ）に示すように、全体を被覆する
ように膜厚が５ｎｍ〜１０ｎｍのコート絶縁膜２９′が
堆積される。ここでは、このコート絶縁膜２９′はＣＶ
Ｄ法で形成されるシリコン酸化膜である。そしてさら
に、このコート絶縁膜２９′を被覆する第１被覆絶縁膜
２９として例えば、ＬＰＣＶＤ法によるＢＰＳＧ膜が形
成される。ここで、このＢＰＳＧ膜に含まれるリン原子
の濃度は８モル％程度であり、ボロン原子の含有量は３
モル％程度である。そして、このＢＰＳＧの膜厚は２０
０ｎｍ程度に設定される。
ように膜厚が５ｎｍ〜１０ｎｍのコート絶縁膜２９′が
堆積される。ここでは、このコート絶縁膜２９′はＣＶ
Ｄ法で形成されるシリコン酸化膜である。そしてさら
に、このコート絶縁膜２９′を被覆する第１被覆絶縁膜
２９として例えば、ＬＰＣＶＤ法によるＢＰＳＧ膜が形
成される。ここで、このＢＰＳＧ膜に含まれるリン原子
の濃度は８モル％程度であり、ボロン原子の含有量は３
モル％程度である。そして、このＢＰＳＧの膜厚は２０
０ｎｍ程度に設定される。
【００４１】次に、ＲＩＥによる異方性のエッチバック
が加えられる。ここで、ＲＩＥの反応ガスにはＣ4 Ｆ8
とＣＯの混合ガスが使用される。このようなエッチバッ
クにより、図３（ｃ）に示すようにゲート電極２４，２
４ａ，２５の側壁に第１サイドウォール層３０，３０ａ
が形成されるようになる。ここで、この第１サイドウォ
ール層は前述の膜厚が５〜１０ｎｍのコート絶縁膜２
９′と第１被覆絶縁膜２９とで構成されその全体の膜厚
は１５０ｎｍ程度になるように設定される。このエッチ
バックの工程で、第１サイドウォール層の形成と共に、
メモリセル部２ａで離間距離の小さいゲート電極２４，
２４ａ間には埋込み絶縁層３１が形成される。ここで、
埋込み絶縁層３１は、第１サイドウォール層３０からな
り、隣接する第１サイドウォール層同士が一体化されて
形成されたものであり、コート絶縁膜２９′及び第１被
覆絶縁膜３０で構成されている。
が加えられる。ここで、ＲＩＥの反応ガスにはＣ4 Ｆ8
とＣＯの混合ガスが使用される。このようなエッチバッ
クにより、図３（ｃ）に示すようにゲート電極２４，２
４ａ，２５の側壁に第１サイドウォール層３０，３０ａ
が形成されるようになる。ここで、この第１サイドウォ
ール層は前述の膜厚が５〜１０ｎｍのコート絶縁膜２
９′と第１被覆絶縁膜２９とで構成されその全体の膜厚
は１５０ｎｍ程度になるように設定される。このエッチ
バックの工程で、第１サイドウォール層の形成と共に、
メモリセル部２ａで離間距離の小さいゲート電極２４，
２４ａ間には埋込み絶縁層３１が形成される。ここで、
埋込み絶縁層３１は、第１サイドウォール層３０からな
り、隣接する第１サイドウォール層同士が一体化されて
形成されたものであり、コート絶縁膜２９′及び第１被
覆絶縁膜３０で構成されている。
【００４２】次に、図４（ａ）に示すようにメモリセル
部２０ａを覆うレジストマスク１２を形成する。次に、
これをマスクにイオン注入し周辺回路部２０ｂのＭＯＳ
トランジスタの浅い拡散層８ａに不純物を導入し、熱処
理を加えて深い拡散層８ｂが形成される。これにより、
周辺回路部２０ｂのＭＯＳトランジスタは、ソース・ド
レイン領域が浅い拡散層８ａ及び深い拡散層８ｂから構
成されたＬＤＤ構造になる。
部２０ａを覆うレジストマスク１２を形成する。次に、
これをマスクにイオン注入し周辺回路部２０ｂのＭＯＳ
トランジスタの浅い拡散層８ａに不純物を導入し、熱処
理を加えて深い拡散層８ｂが形成される。これにより、
周辺回路部２０ｂのＭＯＳトランジスタは、ソース・ド
レイン領域が浅い拡散層８ａ及び深い拡散層８ｂから構
成されたＬＤＤ構造になる。
【００４３】次に、レジストマスク１２を除去した後
で、全面に層間絶縁膜１３を形成してゲート電極２４，
２４ａ，２５などにより生じた段差を平坦化する。ここ
では、層間絶縁膜１３として第１の実施形態と同様にＢ
ＰＳＧ膜を用いる。次に、層間絶縁膜１３上にレジスト
膜を形成し、これをパターニングしてコンタクト孔形成
用レジストマスク１４を形成する。次に、図４（ｂ）に
示すように、これをマスクとして、層間絶縁膜１３とコ
ート絶縁膜２９′及び第１被覆絶縁膜２９からなる埋込
み絶縁層３１とをエッチングする。これにより、コンタ
クト孔１５が形成される。ここで、ゲート電極２４，２
４ａ上にはエッチングストッパ層２７がそれぞれ形成さ
れているので、コンタクト孔１５はゲート電極２４，２
４ａに自己整合して形成される。ここで、コート絶縁膜
２９′は、層間絶縁膜１３よりもエッチング速度の遅い
シリコン酸化膜で構成されている。しかしながら、この
膜厚はゲート電極２４，２４ａ間隔の１０分の１程度で
ある。よって、埋込み絶縁層３１は、エッチング速度の
速いＢＰＳＧ膜でほとんど埋め込まれている。よって、
コンタクト孔１５形成時に、エッチングストッパ層２７
がエッチャントに曝される時間は、第１の実施形態より
は長くなるが従来技術よりも短くできる。
で、全面に層間絶縁膜１３を形成してゲート電極２４，
２４ａ，２５などにより生じた段差を平坦化する。ここ
では、層間絶縁膜１３として第１の実施形態と同様にＢ
ＰＳＧ膜を用いる。次に、層間絶縁膜１３上にレジスト
膜を形成し、これをパターニングしてコンタクト孔形成
用レジストマスク１４を形成する。次に、図４（ｂ）に
示すように、これをマスクとして、層間絶縁膜１３とコ
ート絶縁膜２９′及び第１被覆絶縁膜２９からなる埋込
み絶縁層３１とをエッチングする。これにより、コンタ
クト孔１５が形成される。ここで、ゲート電極２４，２
４ａ上にはエッチングストッパ層２７がそれぞれ形成さ
れているので、コンタクト孔１５はゲート電極２４，２
４ａに自己整合して形成される。ここで、コート絶縁膜
２９′は、層間絶縁膜１３よりもエッチング速度の遅い
シリコン酸化膜で構成されている。しかしながら、この
膜厚はゲート電極２４，２４ａ間隔の１０分の１程度で
ある。よって、埋込み絶縁層３１は、エッチング速度の
速いＢＰＳＧ膜でほとんど埋め込まれている。よって、
コンタクト孔１５形成時に、エッチングストッパ層２７
がエッチャントに曝される時間は、第１の実施形態より
は長くなるが従来技術よりも短くできる。
【００４４】次に、図４（ｃ）に示すように第２被覆絶
縁膜１６がコンタクト孔１５及び層間絶縁膜１３を覆う
ように全面に堆積される。この第２被覆絶縁膜１６は、
例えば第１の実施形態と同様にＨＴＯ膜とする。次に、
この第２の被覆絶縁膜１６をエッチバックして、図４
（ｄ）に示すように、ゲート電極２４，２４ａの側壁に
第２サイドウォール層１７が形成され、層間絶縁膜１３
に形成されたコンタクト孔１５の内壁にもサイドウォー
ル層１７′が形成され、最終的にコンタクト孔１５′が
形成される。その後、第１の実施形態と同様にして拡散
層８にコンタクト孔１５′を介して接続されるディジッ
ト線が形成される。
縁膜１６がコンタクト孔１５及び層間絶縁膜１３を覆う
ように全面に堆積される。この第２被覆絶縁膜１６は、
例えば第１の実施形態と同様にＨＴＯ膜とする。次に、
この第２の被覆絶縁膜１６をエッチバックして、図４
（ｄ）に示すように、ゲート電極２４，２４ａの側壁に
第２サイドウォール層１７が形成され、層間絶縁膜１３
に形成されたコンタクト孔１５の内壁にもサイドウォー
ル層１７′が形成され、最終的にコンタクト孔１５′が
形成される。その後、第１の実施形態と同様にして拡散
層８にコンタクト孔１５′を介して接続されるディジッ
ト線が形成される。
【００４５】本実施形態では、第１サイドウォール層３
０，３０ａ及び埋込み絶縁層３１をコート絶縁膜２９′
及び第１被覆絶縁膜２９で構成している。すなわち、第
１被覆絶縁膜２９とゲート電極２４，２４ａ，２５及び
ゲート絶縁膜２３との間にはコート絶縁膜２９′が形成
されている。さらに、このコート絶縁膜２９′を、ゲー
ト電極２４，２４ａ間隔の１０分の１程度の膜厚の不純
物ノンドープのシリコン酸化膜で構成している。さら
に、第１被覆絶縁膜２９をＢＰＳＧ膜で構成しており、
第１サイドウォール層３０，３０ａ及び埋込み絶縁層３
１の大部分をＢＰＳＧ膜で構成している。よって、ＢＰ
ＳＧ膜からなる層間絶縁膜１３のコンタクト孔１５形成
のエッチングが終了したときには、第１サイドウォール
層３０からなる埋込み絶縁層３１も除去されるようにし
ている。これにより、コンタクト孔１５形成に要するエ
ッチング時間は第１の実施形態よりは幾分長くなるが従
来よりも短縮できる。さらに、コンタクト孔１５形成の
ための層間絶縁膜１３のエッチングが終了したときに
は、第１サイドウォール層３０からなる埋込み絶縁層３
１も除去されるようにしているから、エッチングストッ
パ層２７がエッチャントに曝される時間を短縮すること
ができる。これによって、エッチングストッパ層７の膜
減りを防止することができる。膜減りが防止されること
によって、ワード線を構成するゲート電極２４，２４ａ
とコンタクト孔１５′との絶縁不良の発生を防止するこ
とができる。さらに、本実施形態によって、エッチング
ストッパ層２７の膜減りを少なくすることが可能になっ
たので、ゲート電極２４，２４ａ上に形成しておくエッ
チングストッパ層２７の膜厚を薄くすることができる。
これにより、エッチングストッパ層２７の薄膜化により
コンタクト孔１５′の深さを浅くすること、及びワード
線を構成するゲート電極２４，２４ａとコンタクト孔１
５′とのショート不良の発生を防止することを両立させ
ることができる。
０，３０ａ及び埋込み絶縁層３１をコート絶縁膜２９′
及び第１被覆絶縁膜２９で構成している。すなわち、第
１被覆絶縁膜２９とゲート電極２４，２４ａ，２５及び
ゲート絶縁膜２３との間にはコート絶縁膜２９′が形成
されている。さらに、このコート絶縁膜２９′を、ゲー
ト電極２４，２４ａ間隔の１０分の１程度の膜厚の不純
物ノンドープのシリコン酸化膜で構成している。さら
に、第１被覆絶縁膜２９をＢＰＳＧ膜で構成しており、
第１サイドウォール層３０，３０ａ及び埋込み絶縁層３
１の大部分をＢＰＳＧ膜で構成している。よって、ＢＰ
ＳＧ膜からなる層間絶縁膜１３のコンタクト孔１５形成
のエッチングが終了したときには、第１サイドウォール
層３０からなる埋込み絶縁層３１も除去されるようにし
ている。これにより、コンタクト孔１５形成に要するエ
ッチング時間は第１の実施形態よりは幾分長くなるが従
来よりも短縮できる。さらに、コンタクト孔１５形成の
ための層間絶縁膜１３のエッチングが終了したときに
は、第１サイドウォール層３０からなる埋込み絶縁層３
１も除去されるようにしているから、エッチングストッ
パ層２７がエッチャントに曝される時間を短縮すること
ができる。これによって、エッチングストッパ層７の膜
減りを防止することができる。膜減りが防止されること
によって、ワード線を構成するゲート電極２４，２４ａ
とコンタクト孔１５′との絶縁不良の発生を防止するこ
とができる。さらに、本実施形態によって、エッチング
ストッパ層２７の膜減りを少なくすることが可能になっ
たので、ゲート電極２４，２４ａ上に形成しておくエッ
チングストッパ層２７の膜厚を薄くすることができる。
これにより、エッチングストッパ層２７の薄膜化により
コンタクト孔１５′の深さを浅くすること、及びワード
線を構成するゲート電極２４，２４ａとコンタクト孔１
５′とのショート不良の発生を防止することを両立させ
ることができる。
【００４６】さらに本実施形態では、コート絶縁膜２
９′を設けたことにより、第１被覆絶縁膜２９を構成す
るＢＰＳＧ膜など不純物ドープのシリコン酸化膜から半
導体基板２１への不純物拡散も防止することができる。
これについて、図５を参照しながら説明する。図５は１
０モル％濃度のＰＳＧ膜からシリコン基板へのリンの熱
拡散を示すグラフである。ここで、ＰＳＧ膜とシリコン
基板との間には５〜２０ｎｍの膜厚のシリコン酸化膜が
形成されており、ＰＳＧ膜を堆積した後で、８００℃、
２時間の熱処理が加えられたものの場合である。この図
から、シリコン酸化膜が５ｎｍの場合でもシリコン基板
へのリンの進入量は２Ｅ１６ｃｍ-3すなわち２×１０16
原子／ｃｍ3 程度であり、その進入深さは１０ｎｍ以下
である。２５６Ｍ ＤＲＡＭの製造プロセスでは、ワー
ド線を形成してから８５０℃以上の温度で１〜２時間の
熱処理が行われることが想定されるが、この程度の厚さ
の１０〜２０ｎｍ程度の薄いシリコン酸化膜を下に設け
ておけば、半導体基板への不純物ドープシリコン酸化膜
からの不純物の拡散は問題のない程度となり、トランジ
スタ特性には影響しないようにすることができる。すな
わち、本実施形態では、コート絶縁膜２９′を設けたこ
とにより第１被覆絶縁膜２９を構成するＢＰＳＧ膜など
不純物ドープシリコン酸化膜から半導体基板２１への不
純物拡散も防止することができ、トランジスタ特性の変
動を防止することが可能になる。すなわち、エッチング
ストッパ層２７の薄膜化によりコンタクト孔１５′の深
さを浅くし、ワード線を構成するゲート電極２４，２４
ａとコンタクト孔１５′とのショート不良の発生を防止
しながら、トランジスタ特性の変動を防止することが可
能になる。
９′を設けたことにより、第１被覆絶縁膜２９を構成す
るＢＰＳＧ膜など不純物ドープのシリコン酸化膜から半
導体基板２１への不純物拡散も防止することができる。
これについて、図５を参照しながら説明する。図５は１
０モル％濃度のＰＳＧ膜からシリコン基板へのリンの熱
拡散を示すグラフである。ここで、ＰＳＧ膜とシリコン
基板との間には５〜２０ｎｍの膜厚のシリコン酸化膜が
形成されており、ＰＳＧ膜を堆積した後で、８００℃、
２時間の熱処理が加えられたものの場合である。この図
から、シリコン酸化膜が５ｎｍの場合でもシリコン基板
へのリンの進入量は２Ｅ１６ｃｍ-3すなわち２×１０16
原子／ｃｍ3 程度であり、その進入深さは１０ｎｍ以下
である。２５６Ｍ ＤＲＡＭの製造プロセスでは、ワー
ド線を形成してから８５０℃以上の温度で１〜２時間の
熱処理が行われることが想定されるが、この程度の厚さ
の１０〜２０ｎｍ程度の薄いシリコン酸化膜を下に設け
ておけば、半導体基板への不純物ドープシリコン酸化膜
からの不純物の拡散は問題のない程度となり、トランジ
スタ特性には影響しないようにすることができる。すな
わち、本実施形態では、コート絶縁膜２９′を設けたこ
とにより第１被覆絶縁膜２９を構成するＢＰＳＧ膜など
不純物ドープシリコン酸化膜から半導体基板２１への不
純物拡散も防止することができ、トランジスタ特性の変
動を防止することが可能になる。すなわち、エッチング
ストッパ層２７の薄膜化によりコンタクト孔１５′の深
さを浅くし、ワード線を構成するゲート電極２４，２４
ａとコンタクト孔１５′とのショート不良の発生を防止
しながら、トランジスタ特性の変動を防止することが可
能になる。
【００４７】この第２の実施形態の場合には、エッチン
グストッパ層にＳＲＯ膜が用いられているので、第１の
実施形態の場合より形成されるＭＯＳトランジスタの信
頼性が向上する。なお、第１被覆絶縁膜にＢＰＳＧ膜が
用いられているので、第１被覆絶縁膜とエッチングスト
ッパ層とのドライエッチングでのエッチング速度比は２
０程度に確保されるようになり、信頼性の高い自己整合
型のコンタクト孔の形成が容易になる。
グストッパ層にＳＲＯ膜が用いられているので、第１の
実施形態の場合より形成されるＭＯＳトランジスタの信
頼性が向上する。なお、第１被覆絶縁膜にＢＰＳＧ膜が
用いられているので、第１被覆絶縁膜とエッチングスト
ッパ層とのドライエッチングでのエッチング速度比は２
０程度に確保されるようになり、信頼性の高い自己整合
型のコンタクト孔の形成が容易になる。
【００４８】なお、本実施形態では、ＢＰＳＧ膜の層間
絶縁膜１３に対して第１被覆絶縁膜２９としてＢＰＳＧ
膜を選んで説明した。しかしながら、第１の実施形態と
同様に他の膜を用いることもできる。層間絶縁膜１３に
ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜或いはこれらの積層膜
などの不純物ドープのシリコン酸化膜を用いた場合に
は、第１被覆絶縁膜２９にはＰＳＧ膜、ＢＳＧ膜、ＢＰ
ＳＧ膜或いはこれらの積層膜などの不純物ドープのシリ
コン酸化膜を用いることができる。特に、ＰＳＧ膜の層
間絶縁膜に対して第１被覆絶縁膜にＢＰＳＧ膜を用いる
と、コンタクト孔形成のためのエッチャントに対して第
１被覆絶縁膜のエッチング速度を層間絶縁膜のエッチン
グ速度より高くすることができる。
絶縁膜１３に対して第１被覆絶縁膜２９としてＢＰＳＧ
膜を選んで説明した。しかしながら、第１の実施形態と
同様に他の膜を用いることもできる。層間絶縁膜１３に
ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜或いはこれらの積層膜
などの不純物ドープのシリコン酸化膜を用いた場合に
は、第１被覆絶縁膜２９にはＰＳＧ膜、ＢＳＧ膜、ＢＰ
ＳＧ膜或いはこれらの積層膜などの不純物ドープのシリ
コン酸化膜を用いることができる。特に、ＰＳＧ膜の層
間絶縁膜に対して第１被覆絶縁膜にＢＰＳＧ膜を用いる
と、コンタクト孔形成のためのエッチャントに対して第
１被覆絶縁膜のエッチング速度を層間絶縁膜のエッチン
グ速度より高くすることができる。
【００４９】次に、第３の実施形態を図６及び図７を参
照しながら説明する。この実施形態の場合では、素子分
離絶縁膜が露出する時の自己整合型のコンタクト孔の形
成方法が示される。図６（ａ）に示すように、シリコン
基板４１の表面に形成した溝内に素子分離絶縁膜４２が
形成される。この素子分離絶縁膜４２は、初めにシリコ
ン基板４１の所定の領域に深さが０．３μｍ〜０．８μ
ｍ程度の溝が公知のドライエッチングで形成され、その
後２ｎｍ〜５ｎｍ程度の薄いシリコン酸化膜がこの溝側
壁に設けられ、そして、このような溝にＳＲＯ膜が埋設
されて形成される。あるいは、ＳＲＯ膜のみが溝内に埋
設されて形成される。
照しながら説明する。この実施形態の場合では、素子分
離絶縁膜が露出する時の自己整合型のコンタクト孔の形
成方法が示される。図６（ａ）に示すように、シリコン
基板４１の表面に形成した溝内に素子分離絶縁膜４２が
形成される。この素子分離絶縁膜４２は、初めにシリコ
ン基板４１の所定の領域に深さが０．３μｍ〜０．８μ
ｍ程度の溝が公知のドライエッチングで形成され、その
後２ｎｍ〜５ｎｍ程度の薄いシリコン酸化膜がこの溝側
壁に設けられ、そして、このような溝にＳＲＯ膜が埋設
されて形成される。あるいは、ＳＲＯ膜のみが溝内に埋
設されて形成される。
【００５０】あとの自己整合型のコンタクト孔の形成工
程は第１の実施形態の場合と同様であるが、その構造が
異るので以下に詳述する。先述したようにして素子分離
絶縁膜４２，４２ａが形成され、図６（ａ）に示すよう
にゲート絶縁膜４３が形成される。ここで、このゲート
絶縁膜は膜厚が４〜６ｎｍ程度のシリコン酸化膜あるい
はシリコンオキシナイトライド膜である。そして、メモ
リセル部のＭＯＳトランジスタすなわちトランスファト
ランジスタと周辺回路部のＣＭＯＳトランジスタが形成
される。メモリセル部に形成されるトランスファトラン
ジスタのゲート電極４４，４４ａはチタン・ポリサイド
で形成され、その寸法は０．２μｍ程度である。そし
て、ゲート電極４４ａは素子分離絶縁膜４２上に形成さ
れる。また、隣接するゲート電極４４と４４ａとの間隔
は０．３μｍ程度に設定される。さらに、このゲート電
極４４，４４ａの膜厚は０．２μｍ程度に設定される。
これに対し、周辺回路部に形成されるＣＭＯＳのトラン
ジスタのゲート電極４５の寸法は、一般に、メモリセル
部のトランスファトランジスタのゲート電極の寸法より
大きくなり、０．３μｍ程度に設定される。次に、バッ
ファ層４６が、先述したゲート電極４４，４４ａ，４５
を被覆して形成され、さらにこのバッファ層４６を被覆
するエッチングストッパ層４７が形成される。ここで、
バッファ層は膜厚が１０ｎｍ程度のシリコン酸化膜であ
り、エッチングストッパ層は膜厚が５０ｎｍ程度のＳＲ
Ｏ膜である。次に、ＭＯＳトランジスタのソース・ドレ
インを構成する浅い拡散層４８，４８ａが形成される。
ここで、この浅い拡散層４８，４８ａの不純物の濃度は
１×１０18原子／ｃｍ3 程度に設定される。
程は第１の実施形態の場合と同様であるが、その構造が
異るので以下に詳述する。先述したようにして素子分離
絶縁膜４２，４２ａが形成され、図６（ａ）に示すよう
にゲート絶縁膜４３が形成される。ここで、このゲート
絶縁膜は膜厚が４〜６ｎｍ程度のシリコン酸化膜あるい
はシリコンオキシナイトライド膜である。そして、メモ
リセル部のＭＯＳトランジスタすなわちトランスファト
ランジスタと周辺回路部のＣＭＯＳトランジスタが形成
される。メモリセル部に形成されるトランスファトラン
ジスタのゲート電極４４，４４ａはチタン・ポリサイド
で形成され、その寸法は０．２μｍ程度である。そし
て、ゲート電極４４ａは素子分離絶縁膜４２上に形成さ
れる。また、隣接するゲート電極４４と４４ａとの間隔
は０．３μｍ程度に設定される。さらに、このゲート電
極４４，４４ａの膜厚は０．２μｍ程度に設定される。
これに対し、周辺回路部に形成されるＣＭＯＳのトラン
ジスタのゲート電極４５の寸法は、一般に、メモリセル
部のトランスファトランジスタのゲート電極の寸法より
大きくなり、０．３μｍ程度に設定される。次に、バッ
ファ層４６が、先述したゲート電極４４，４４ａ，４５
を被覆して形成され、さらにこのバッファ層４６を被覆
するエッチングストッパ層４７が形成される。ここで、
バッファ層は膜厚が１０ｎｍ程度のシリコン酸化膜であ
り、エッチングストッパ層は膜厚が５０ｎｍ程度のＳＲ
Ｏ膜である。次に、ＭＯＳトランジスタのソース・ドレ
インを構成する浅い拡散層４８，４８ａが形成される。
ここで、この浅い拡散層４８，４８ａの不純物の濃度は
１×１０18原子／ｃｍ3 程度に設定される。
【００５１】このようにした後、図６（ｂ）に示すよう
に全体を被覆するように膜厚が１５０ｎｍの第１被覆絶
縁膜４９が堆積される。ここで、この第１被覆絶縁膜４
９はＣＶＤ法で形成される二酸化シリコン膜である。次
に、この第１被覆絶縁膜４９に異方性のエッチバックを
加える。このようなエッチバックにより、図６（ｃ）に
示すようにゲート電極４４，４４ａ，４５の側壁に第１
サイドウォール層５０，５０ａが形成されるようにな
る。ここで、この第１サイドウォール層の膜厚は１００
ｎｍに設定される。このエッチバックの工程で、先述し
た第１サイドウォール層の形成と共に、メモリセル部で
離間距離の小さいゲート電極４４と４４ａ間には埋込み
絶縁層５１の形成がなされるようになる。
に全体を被覆するように膜厚が１５０ｎｍの第１被覆絶
縁膜４９が堆積される。ここで、この第１被覆絶縁膜４
９はＣＶＤ法で形成される二酸化シリコン膜である。次
に、この第１被覆絶縁膜４９に異方性のエッチバックを
加える。このようなエッチバックにより、図６（ｃ）に
示すようにゲート電極４４，４４ａ，４５の側壁に第１
サイドウォール層５０，５０ａが形成されるようにな
る。ここで、この第１サイドウォール層の膜厚は１００
ｎｍに設定される。このエッチバックの工程で、先述し
た第１サイドウォール層の形成と共に、メモリセル部で
離間距離の小さいゲート電極４４と４４ａ間には埋込み
絶縁層５１の形成がなされるようになる。
【００５２】次に、公知の選択的イオン注入により、周
辺回路部のＣＭＯＳトランジスタの浅い拡散層４８ａに
のみ再度不純物が導入され熱処理が加えられて、図７
（ａ）に示す浅い拡散層４８ｂが形成される。ここで、
この深い拡散層４８ｂの不純物濃度は１×１０19〜１×
１０20原子／ｃｍ3 に設定される。このように、周辺回
路部のＣＭＯＳトランジスタのソース・ドレインの拡散
層は、よく知られたＬＤＤ構造になるように形成され
る。次に、層間絶縁膜５３が形成される。ここでは、こ
の層間絶縁膜５３は膜厚が４００ｎｍのＢＰＳＧ膜であ
る。このようにした後、このコンタクト孔用レジストマ
スク５４が所定の形状にパターニングされて形成され
る。そして、これをドライエッチングのマスクにして層
間絶縁膜５３および埋込み絶縁層５１がエッチングされ
る。このようにして、コンタクト孔５５が形成される。
ここで、ゲート電極４４，４４ａ上にはエッチングスト
ッパ層４７が形成されているため、先述したようにゲー
ト電極４４，４４ａに自己整合して拡散層４８上と素子
分離絶縁膜４２上にコンタクト孔５５が形成される。こ
の層間絶縁膜５３と埋込み絶縁層５１のドライエッチン
グにおいては、これらの層間絶縁膜５３および埋込み絶
縁層５１とエッチングストッパ層７とのエッチング速度
比を大きくするのがより好ましい。このためにＲＩＥに
おける反応ガスとして、Ｃ4 Ｆ8 にＣＯを混合したガス
が用いられる。このようなガスを選択することで、この
エッチング速度比が２０程度になり、エッチングストッ
パ層のエッチングマスクとしての役割が確保されるよう
になる。
辺回路部のＣＭＯＳトランジスタの浅い拡散層４８ａに
のみ再度不純物が導入され熱処理が加えられて、図７
（ａ）に示す浅い拡散層４８ｂが形成される。ここで、
この深い拡散層４８ｂの不純物濃度は１×１０19〜１×
１０20原子／ｃｍ3 に設定される。このように、周辺回
路部のＣＭＯＳトランジスタのソース・ドレインの拡散
層は、よく知られたＬＤＤ構造になるように形成され
る。次に、層間絶縁膜５３が形成される。ここでは、こ
の層間絶縁膜５３は膜厚が４００ｎｍのＢＰＳＧ膜であ
る。このようにした後、このコンタクト孔用レジストマ
スク５４が所定の形状にパターニングされて形成され
る。そして、これをドライエッチングのマスクにして層
間絶縁膜５３および埋込み絶縁層５１がエッチングされ
る。このようにして、コンタクト孔５５が形成される。
ここで、ゲート電極４４，４４ａ上にはエッチングスト
ッパ層４７が形成されているため、先述したようにゲー
ト電極４４，４４ａに自己整合して拡散層４８上と素子
分離絶縁膜４２上にコンタクト孔５５が形成される。こ
の層間絶縁膜５３と埋込み絶縁層５１のドライエッチン
グにおいては、これらの層間絶縁膜５３および埋込み絶
縁層５１とエッチングストッパ層７とのエッチング速度
比を大きくするのがより好ましい。このためにＲＩＥに
おける反応ガスとして、Ｃ4 Ｆ8 にＣＯを混合したガス
が用いられる。このようなガスを選択することで、この
エッチング速度比が２０程度になり、エッチングストッ
パ層のエッチングマスクとしての役割が確保されるよう
になる。
【００５３】次に、図７（ｂ）に示すように第２被覆絶
縁膜５６が前述のコンタクト孔５５および層間絶縁膜５
３を被覆するように堆積される。ここで、この第２被覆
絶縁膜５６は膜厚が６０ｎｍ程度のシリコン酸化膜であ
る。このシリコン酸化膜は、成膜の温度が８００℃程度
と高い温度でのＣＶＤ法で形成した膜である。
縁膜５６が前述のコンタクト孔５５および層間絶縁膜５
３を被覆するように堆積される。ここで、この第２被覆
絶縁膜５６は膜厚が６０ｎｍ程度のシリコン酸化膜であ
る。このシリコン酸化膜は、成膜の温度が８００℃程度
と高い温度でのＣＶＤ法で形成した膜である。
【００５４】このようにした後、この第２被覆絶縁膜５
６の全面エッチバックが行われる。ここで、このエッチ
バックにおいては、異方性のＲＩＥの反応ガスとしてＣ
4 Ｆ8 とＣＯの混合ガスが用いられる。このようにし
て、図７（ｃ）に示すようにメモリセル部のトランスフ
ァトランジスタのゲート電極４４，４４ａの側壁部に第
２サイドウォール層５７が形成される。この場合の第２
サイドウォール層１７の膜厚は５０ｎｍ程度である。そ
して、最終的なコンタクト孔５５′の寸法は２００ｎｍ
程度になる。ここで、この自己整合型のコンタクト孔５
５′には、素子分離絶縁膜の領域の露出部が１００ｎｍ
程度含まれる。
６の全面エッチバックが行われる。ここで、このエッチ
バックにおいては、異方性のＲＩＥの反応ガスとしてＣ
4 Ｆ8 とＣＯの混合ガスが用いられる。このようにし
て、図７（ｃ）に示すようにメモリセル部のトランスフ
ァトランジスタのゲート電極４４，４４ａの側壁部に第
２サイドウォール層５７が形成される。この場合の第２
サイドウォール層１７の膜厚は５０ｎｍ程度である。そ
して、最終的なコンタクト孔５５′の寸法は２００ｎｍ
程度になる。ここで、この自己整合型のコンタクト孔５
５′には、素子分離絶縁膜の領域の露出部が１００ｎｍ
程度含まれる。
【００５５】この実施形態の場合には、第１被覆絶縁膜
として用いられる二酸化シリコン膜とＳＲＯ膜とのドラ
イエッチング速度比の確保が重要になる。以下にこのエ
ッチング速度比を図８に基づいて説明する。ドライエッ
チング装置としてはマグネトロン型のものを用いる。こ
の場合の装置の高周波電源の周波数は通常に用いる１
３．５６ＭＨｚである。更に反応ガスとしてＣ4 Ｆ8 に
ＣＯガスを混合して導入する。図８はこの場合の二酸化
シリコン膜のエッチング速度とＳＲＯ膜のエッチング速
度の比とＳＲＯ膜中に含まれるシリコン量との関係を示
すグラフである。図８に示すようにＳＲＯ膜中のシリコ
ン量が３５％以上になると前記エッチング比は１５以上
になる。ここでＳＲＯ膜中のシリコン量が約３３．３％
の場合が二酸化シリコン膜に相当する。このことは、二
酸化シリコン膜より２％以上の過剰シリコンを含有する
ＳＲＯ膜であれば第１被覆絶縁膜として使用できること
を示す。そこでこのような条件で前記ドライエッチング
が行われる。なお、第３の実施形態で層間絶縁膜として
用いるＢＰＳＧ膜のエッチング速度は二酸化シリコン膜
に比較し非常に高い。
として用いられる二酸化シリコン膜とＳＲＯ膜とのドラ
イエッチング速度比の確保が重要になる。以下にこのエ
ッチング速度比を図８に基づいて説明する。ドライエッ
チング装置としてはマグネトロン型のものを用いる。こ
の場合の装置の高周波電源の周波数は通常に用いる１
３．５６ＭＨｚである。更に反応ガスとしてＣ4 Ｆ8 に
ＣＯガスを混合して導入する。図８はこの場合の二酸化
シリコン膜のエッチング速度とＳＲＯ膜のエッチング速
度の比とＳＲＯ膜中に含まれるシリコン量との関係を示
すグラフである。図８に示すようにＳＲＯ膜中のシリコ
ン量が３５％以上になると前記エッチング比は１５以上
になる。ここでＳＲＯ膜中のシリコン量が約３３．３％
の場合が二酸化シリコン膜に相当する。このことは、二
酸化シリコン膜より２％以上の過剰シリコンを含有する
ＳＲＯ膜であれば第１被覆絶縁膜として使用できること
を示す。そこでこのような条件で前記ドライエッチング
が行われる。なお、第３の実施形態で層間絶縁膜として
用いるＢＰＳＧ膜のエッチング速度は二酸化シリコン膜
に比較し非常に高い。
【００５６】このＳＲＯ膜は素子分離絶縁膜として使用
される。このためＳＲＯ膜の絶縁性を確保する必要があ
る。図９にＳＲＯ膜の比抵抗及び比誘電率とＳＲＯ膜中
の過剰シリコン量との関係を示す。ここでＳＲＯ膜の膜
厚は１００ｎｍであり、比抵抗は印加電界の低い（１×
１０6 ｖ／ｃｍ以下）場合の値である。先述した０．２
μｍの寸法基準で設計したＤＲＡＭ等の半導体デバイス
での拡散層の許容できるリーク電流は１０-17 アンペア
のオーダーとなっている。そこで、この素子分離絶縁膜
の比抵抗値は１０14Ω・ｃｍ以上あれば十分対応できる
範囲となる。ＳＲＯ膜の場合には、図９から分るように
４０ａｔ％以下のシリコン量であればこの条件を満た
す。ここで、図８で述べたように３３．３％のシリコン
量の場合が二酸化シリコン膜に相当することを考慮する
と、二酸化シリコン膜中の過剰シリコン量が６ａｔ％以
下であれば上記条件を満足することになる。又この範囲
であれば、ＳＲＯ膜の比誘電率は４程度となり、二酸化
シリコン膜のそれよりと同程度で問題は生じない。
される。このためＳＲＯ膜の絶縁性を確保する必要があ
る。図９にＳＲＯ膜の比抵抗及び比誘電率とＳＲＯ膜中
の過剰シリコン量との関係を示す。ここでＳＲＯ膜の膜
厚は１００ｎｍであり、比抵抗は印加電界の低い（１×
１０6 ｖ／ｃｍ以下）場合の値である。先述した０．２
μｍの寸法基準で設計したＤＲＡＭ等の半導体デバイス
での拡散層の許容できるリーク電流は１０-17 アンペア
のオーダーとなっている。そこで、この素子分離絶縁膜
の比抵抗値は１０14Ω・ｃｍ以上あれば十分対応できる
範囲となる。ＳＲＯ膜の場合には、図９から分るように
４０ａｔ％以下のシリコン量であればこの条件を満た
す。ここで、図８で述べたように３３．３％のシリコン
量の場合が二酸化シリコン膜に相当することを考慮する
と、二酸化シリコン膜中の過剰シリコン量が６ａｔ％以
下であれば上記条件を満足することになる。又この範囲
であれば、ＳＲＯ膜の比誘電率は４程度となり、二酸化
シリコン膜のそれよりと同程度で問題は生じない。
【００５７】この第３の実施形態の場合には、第１サイ
ドウォール層および第２サイドウォール層とも、リンガ
ラスあるいはボロンガラスを含むシリコン酸化膜より絶
縁性あるいは耐湿性の高い二酸化シリコン膜で形成され
る。このために、第１及び第２の実施の形態の場合よ
り、高品質の半導体デバイスが容易に形成されるように
なる。このように、高い信頼性を必要とする周辺回路部
のＣＭＯＳトランジスタのゲート電極側壁に膜厚の厚い
サイドウォール層が形成され、そして、メモリセル部の
ゲート電極間のサイドウォール層は一度除去され、互い
に間隔の狭いメモリセル部のゲート電極の側壁には膜厚
の薄いサイドウォール層が再度形成される。ここで、こ
れらのサイドウォール層の形成のためのドライエッチン
グのマスクとして、ゲート電極の上面に形成したエッチ
ングストッパ層が用いられる。このために、半導体装置
特にＤＲＡＭ等の半導体記憶装置におけるメモリセル内
の配線用のコンタクト孔を自己整合的に信頼性高く形成
できるようになる。また、このコンタクト孔の製造工程
は安定化する。そして、従来の技術でよく生じた周辺回
路部のＣＭＯＳトランジスタの特性の劣化あるいは信頼
性の低下はなくなり、メモリセル部の高密度化あるいは
微細化は容易になって半導体装置の縮小化および大容量
化は促進される。さらに、半導体装置の性能あるいは歩
留りは向上すると共にそれらのバラツキは大幅に低減す
るようになる。
ドウォール層および第２サイドウォール層とも、リンガ
ラスあるいはボロンガラスを含むシリコン酸化膜より絶
縁性あるいは耐湿性の高い二酸化シリコン膜で形成され
る。このために、第１及び第２の実施の形態の場合よ
り、高品質の半導体デバイスが容易に形成されるように
なる。このように、高い信頼性を必要とする周辺回路部
のＣＭＯＳトランジスタのゲート電極側壁に膜厚の厚い
サイドウォール層が形成され、そして、メモリセル部の
ゲート電極間のサイドウォール層は一度除去され、互い
に間隔の狭いメモリセル部のゲート電極の側壁には膜厚
の薄いサイドウォール層が再度形成される。ここで、こ
れらのサイドウォール層の形成のためのドライエッチン
グのマスクとして、ゲート電極の上面に形成したエッチ
ングストッパ層が用いられる。このために、半導体装置
特にＤＲＡＭ等の半導体記憶装置におけるメモリセル内
の配線用のコンタクト孔を自己整合的に信頼性高く形成
できるようになる。また、このコンタクト孔の製造工程
は安定化する。そして、従来の技術でよく生じた周辺回
路部のＣＭＯＳトランジスタの特性の劣化あるいは信頼
性の低下はなくなり、メモリセル部の高密度化あるいは
微細化は容易になって半導体装置の縮小化および大容量
化は促進される。さらに、半導体装置の性能あるいは歩
留りは向上すると共にそれらのバラツキは大幅に低減す
るようになる。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
サイドウォール層のエッチング速度を層間絶縁膜のエッ
チング速度と同等以上とすることによって、複数の配線
間の層間絶縁膜及びサイドウォール層を除去しコンタク
ト孔を形成するから、サイドウォール層のエッチング時
間が短くなり、コンタクト孔形成に要するエッチング時
間を短縮することができる。
サイドウォール層のエッチング速度を層間絶縁膜のエッ
チング速度と同等以上とすることによって、複数の配線
間の層間絶縁膜及びサイドウォール層を除去しコンタク
ト孔を形成するから、サイドウォール層のエッチング時
間が短くなり、コンタクト孔形成に要するエッチング時
間を短縮することができる。
【００５９】さらに、本発明によれば、エッチングスト
ッパ層のエッチング速度を層間絶縁膜のエッチング速度
よりも遅く、サイドウォール層のエッチング速度を層間
絶縁膜のエッチング速度と同等以上とすることによりコ
ンタクト孔を形成しているから、サイドウォール層のエ
ッチング時間が短くなるとともに、エッチングストッパ
層がエッチャントに曝されている時間を短縮できる。こ
れにより、エッチャントによるエッチングストッパ層の
エッチング量を減らすことができる。よって、複数の配
線上に形成するエッチングストッパ層を薄くしながら、
配線とコンタクト孔との絶縁不良の発生を防止すること
ができる。これにより、形成したコンタクト孔の深さを
浅くしながら、複数の配線とコンタクト孔との絶縁不良
をなくすことができる。
ッパ層のエッチング速度を層間絶縁膜のエッチング速度
よりも遅く、サイドウォール層のエッチング速度を層間
絶縁膜のエッチング速度と同等以上とすることによりコ
ンタクト孔を形成しているから、サイドウォール層のエ
ッチング時間が短くなるとともに、エッチングストッパ
層がエッチャントに曝されている時間を短縮できる。こ
れにより、エッチャントによるエッチングストッパ層の
エッチング量を減らすことができる。よって、複数の配
線上に形成するエッチングストッパ層を薄くしながら、
配線とコンタクト孔との絶縁不良の発生を防止すること
ができる。これにより、形成したコンタクト孔の深さを
浅くしながら、複数の配線とコンタクト孔との絶縁不良
をなくすことができる。
【図１】本発明の第１の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図２】本発明の第１の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図３】本発明の第２の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図４】本発明の第２の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図５】ＰＳＧ膜からシリコン基板へのリン不純物の進
入量を示すグラフである。
入量を示すグラフである。
【図６】本発明の第３の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図７】本発明の第３の実施形態を説明するための製造
工程順の断面図である。
工程順の断面図である。
【図８】過剰シリコンを含有するシリコン酸化膜（ＳＲ
Ｏ膜）のドライエッチング特性を示すグラフである。
Ｏ膜）のドライエッチング特性を示すグラフである。
【図９】ＳＲＯ膜の絶縁特性を示すグラフである。
【図１０】従来技術を説明するための製造工程順の断面
図である。
図である。
【図１１】従来技術を説明するための製造工程順の断面
図である。
図である。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (8)
- 【請求項１】半導体基板上に複数の配線を形成する工程
と、前記複数の配線の側面にサイドウォール層を形成す
る工程と、前記複数の配線及び前記サイドウォール層を
覆う層間絶縁膜を形成する工程と、前記サイドウォール
層のエッチング速度を前記層間絶縁膜のエッチング速度
と同等以上とすることによって、前記配線間の前記層間
絶縁膜及び前記サイドウォール層を除去しコンタクト孔
を形成する工程とを備え、前記サイドウォール層が、不
純物ドープのシリコン酸化膜と、前記複数の配線の側壁
及び前記半導体基板の表面を覆うことにより前記不純物
ドープのシリコン酸化膜を前記半導体基板から遠ざける
コート絶縁膜とを備えていることを特徴とする半導体装
置の製造方法。 - 【請求項２】半導体基板上に複数の配線を形成する工程
と、前記複数の配線上にそれぞれエッチングストッパ層
を形成する工程と、前記複数の配線の側面にサイドウォ
ール層を形成する工程と、前記複数の配線及び前記サイ
ドウォール層を覆う層間絶縁膜を形成する工程と、前記
複数の配線間の前記層間絶縁膜にコンタクト孔を形成す
る工程であって、前記エッチングストッパ層のエッチン
グ速度を前記層間絶縁膜のエッチング速度よりも遅く、
前記サイドウォール層のエッチング速度を前記層間絶縁
膜のエッチング速度と同等以上とすることによりコンタ
クト孔を形成する工程とを備え、前記サイドウォール層
が、不純物ドープのシリコン酸化膜と、前記複数の配線
の側壁及び前記半導体基板の表面を覆うことにより前記
不純物ドープのシリコン酸化膜を前記半導体基板から遠
ざけるコート絶縁膜とを備えていることを特徴とする半
導体装置の製造方法。 - 【請求項３】前記コンタクト孔に露出した前記複数の配
線の側壁を別の絶縁膜で覆う工程をさらに含むことを特
徴とする請求項１または請求項２記載の半導体装置の製
造方法。 - 【請求項４】半導体基板上に複数の配線を形成する工程
と、前記複数の配線上にそれぞれエ ッチングストッパ層
を形成する工程と、前記複数の配線間の空間を埋め込む
ように埋込み絶縁層を形成する工程と、前記複数の配線
及び前記埋込み絶縁層を覆う層間絶縁膜を形成する工程
と、前記複数の配線間の前記層間絶縁膜及び前記埋込み
絶縁層にコンタクト孔を形成する工程であって、前記エ
ッチングストッパ層のエッチング速度を前記層間絶縁膜
のエッチング速度よりも遅く、前記埋込み絶縁層のエッ
チング速度を前記層間絶縁膜のエッチング速度と同等以
上とすることによりコンタクト孔を形成する工程とを備
え、前記埋込み絶縁層が、不純物ドープのシリコン酸化
膜と、前記複数の配線の側壁及び前記半導体基板の表面
を覆うことにより前記不純物ドープのシリコン酸化膜を
前記半導体基板から遠ざけるコート絶縁膜とを備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項５】前記コンタクト孔に露出した前記複数の配
線の側壁を別の絶縁膜で覆う工程をさらに含むことを特
徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】半導体基板を素子分離絶縁膜で周辺回路部
とメモリセル部とに区画する工程と、前記周辺回路部に
第１のゲート電極を形成し、前記メモリセル部に第２及
び第３のゲート電極を形成する工程と、前記第２及び第
３のゲート電極配線上にそれぞれエッチングストッパ層
を形成する工程と、前記第１のゲート電極に整合して浅
いソース・ドレイン領域を前記周辺回路部に形成し、前
記第２及び３のゲート電極にそれぞれ整合して浅いソー
ス・ドレイン領域を前記メモリセル部に形成する工程
と、前記第１乃至第３のゲート電極の側面に第１乃至第
３のサイドウォール層をそれぞれ形成する工程と、前記
第１のサイドウォール層に整合して深いソース・ドレイ
ン領域を前記周辺回路部に形成する工程と、前記第１乃
至第３の配線及び前記第１乃至第３のサイドウォール層
を覆う層間絶縁膜を形成する工程と、前記第２及び第３
のゲート電極間の前記層間絶縁膜にコンタクト孔を形成
する工程であって、前記エッチングストッパ層のエッチ
ング速度を前記層間絶縁膜のエッチング速度よりも遅
く、前記第２及び第３のサイドウォール層のエッチング
速度を前記層間絶縁膜のエッチング速度と同等以上とす
ることによりコンタクト孔を形成する工程とを備えるこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】前記第２及び第３のゲート電極間に位置す
る第２及び第３のサイドウォール層が前記第２及び第３
のゲート電極間の空間を埋め込むように一体的に形成さ
れて埋込み絶縁層を構成しており、前記層間絶縁膜にコ
ンタクト孔を形成する工程において、前記埋込み絶縁層
を貫通するコンタクト孔が形成されることを特徴とする
請求項６記載の半導体装置の製造方法。 - 【請求項８】前記埋込み絶縁層が、不純物ドープのシリ
コン酸化膜と、前記第２及び第３のゲート電極の側壁及
び前記半導体基板の表面を覆うことにより前記不純物ド
ープのシリコン酸化膜を前記半導体基板から遠ざけるコ
ート絶縁膜とを備えていることを特徴とする請求項７記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036890A JP2850833B2 (ja) | 1996-02-23 | 1996-02-23 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8036890A JP2850833B2 (ja) | 1996-02-23 | 1996-02-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232427A JPH09232427A (ja) | 1997-09-05 |
| JP2850833B2 true JP2850833B2 (ja) | 1999-01-27 |
Family
ID=12482380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8036890A Expired - Fee Related JP2850833B2 (ja) | 1996-02-23 | 1996-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850833B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429478B1 (en) | 1999-08-27 | 2002-08-06 | Nec Corporation | Semiconductor device which increases the capacity of a capacitor without deepening the contact hole |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW429411B (en) | 1998-12-21 | 2001-04-11 | Toshiba Corp | Semiconductor device and its manufacture |
| KR100652361B1 (ko) * | 2000-09-08 | 2006-11-30 | 삼성전자주식회사 | 자기정렬 방식에 의한 반도체 소자의 제조방법 |
| US6603166B2 (en) * | 2001-03-14 | 2003-08-05 | Honeywell International Inc. | Frontside contact on silicon-on-insulator substrate |
| KR100567529B1 (ko) * | 2003-12-30 | 2006-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100706780B1 (ko) * | 2004-06-25 | 2007-04-11 | 주식회사 하이닉스반도체 | 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법 |
| US7605414B2 (en) * | 2005-01-24 | 2009-10-20 | Macronix International Co., Ltd. | MOS transistors having low-resistance salicide gates and a self-aligned contact between them |
| WO2006117853A1 (ja) | 2005-04-27 | 2006-11-09 | Spansion Llc | 半導体装置、データの読み出し方法及び半導体装置の製造方法 |
| JP2009289974A (ja) * | 2008-05-29 | 2009-12-10 | Toshiba Corp | 半導体装置の製造方法 |
-
1996
- 1996-02-23 JP JP8036890A patent/JP2850833B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429478B1 (en) | 1999-08-27 | 2002-08-06 | Nec Corporation | Semiconductor device which increases the capacity of a capacitor without deepening the contact hole |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232427A (ja) | 1997-09-05 |
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