JP3520146B2 - 埋没ビットラインｄｒａｍセルの製造方法 - Google Patents
埋没ビットラインｄｒａｍセルの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びその製造方法に係り、特にセル面積を縮めるためにビ
ットラインをセルの素子分離領域に埋没させて形成する
埋没ビットラインＤＲＡＭセルにおいて、ビットライン
コンタクト方法を改善した埋没ビットラインＤＲＡＭセ
ル及びその製造方法に関する。
びその製造方法に係り、特にセル面積を縮めるためにビ
ットラインをセルの素子分離領域に埋没させて形成する
埋没ビットラインＤＲＡＭセルにおいて、ビットライン
コンタクト方法を改善した埋没ビットラインＤＲＡＭセ
ル及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化につれ、各
セルの占有面積は減ってきた。このようなセルの大きさ
の減少に対応してキャパシタの有効面積を拡張させてセ
ル容量を増加させる方法として、積層型構造とトレンチ
型構造とが提案されている。
セルの占有面積は減ってきた。このようなセルの大きさ
の減少に対応してキャパシタの有効面積を拡張させてセ
ル容量を増加させる方法として、積層型構造とトレンチ
型構造とが提案されている。
【０００３】ＤＲＡＭの高集積化につれ水平的なセルの
サイズは一世代ごとに約１／２ずつ減ったが、垂直スケ
−ルダウンはセルサイズの縮小を伴わず、微細パタ−ン
を形成するのに困難であった。よって、ＤＲＡＭセルの
全体的なスケ−ルダウンのためには、デザインル−ルの
減少と共に垂直スケ−ルダウンが先行されなければなら
ない。
サイズは一世代ごとに約１／２ずつ減ったが、垂直スケ
−ルダウンはセルサイズの縮小を伴わず、微細パタ−ン
を形成するのに困難であった。よって、ＤＲＡＭセルの
全体的なスケ−ルダウンのためには、デザインル−ルの
減少と共に垂直スケ−ルダウンが先行されなければなら
ない。
【０００４】垂直スケ−ルダウンの一方法として、ビッ
トラインを積層型セルの素子分離領域に埋め立てる埋没
ビットライン（Buried Bit Line,以下ＢＢＬという）セ
ルが論文− 1990 Symposium on VLSI Technology, p17
〜18, ″Buried Bit-Line Cell for 64MB DRAMs ″−に
提案されたことがある。
トラインを積層型セルの素子分離領域に埋め立てる埋没
ビットライン（Buried Bit Line,以下ＢＢＬという）セ
ルが論文− 1990 Symposium on VLSI Technology, p17
〜18, ″Buried Bit-Line Cell for 64MB DRAMs ″−に
提案されたことがある。
【０００５】図８乃至図１１は前記論文によるＢＢＬセ
ルを説明するための図面であって、図８はＢＢＬセル形
成のためのレイアウト図であり、図９は前記図８のＸ方
向の垂直断面図である。
ルを説明するための図面であって、図８はＢＢＬセル形
成のためのレイアウト図であり、図９は前記図８のＸ方
向の垂直断面図である。
【０００６】図８を参照すると、参照符号２は第１フィ
−ルド酸化膜形成のためのマスクパタ−ンを、３はビッ
トライン形成のためのマスクパタ−ンを、４はビットラ
インコンタクト形成のためのマスクパタ−ンを、５はゲ
−ト電極形成のためのマスクパタ−ンを、６はストレ−
ジ電極形成のためのマスクパタ−ンをそれぞれ示す。
−ルド酸化膜形成のためのマスクパタ−ンを、３はビッ
トライン形成のためのマスクパタ−ンを、４はビットラ
インコンタクト形成のためのマスクパタ−ンを、５はゲ
−ト電極形成のためのマスクパタ−ンを、６はストレ−
ジ電極形成のためのマスクパタ−ンをそれぞれ示す。
【０００７】図９を参照すれば、半導体基板上にフィ−
ルド酸化膜２ａ、埋没ビットライン３ａ、ビットライン
コンタクト４ａ（又は側面コンタクト）、ゲ−ト電極５
ａ及びストレ−ジ電極６ａが形成されている。
ルド酸化膜２ａ、埋没ビットライン３ａ、ビットライン
コンタクト４ａ（又は側面コンタクト）、ゲ−ト電極５
ａ及びストレ−ジ電極６ａが形成されている。
【０００８】図１０乃至図１１は前記ＢＢＬセルを製造
するための概略的な工程順序図を示したものである。
するための概略的な工程順序図を示したものである。
【０００９】図１０（Ａ）を参照すれば、半導体基板１
０上にパッド酸化膜１１、シリコン窒化膜１４を形成し
た後、周知のＬＯＣＯＳ工程を用いて図示しない第１フ
ィ−ルド酸化膜（図９の参照符号２ａ）を形成する。引
き続きシリコン窒化膜１４をマスクとして使用してトレ
ンチｔを形成したのち、通常の熱酸化工程を用いてトレ
ンチｔの内壁に沿って第２フィ−ルド酸化膜１２を形成
する。
０上にパッド酸化膜１１、シリコン窒化膜１４を形成し
た後、周知のＬＯＣＯＳ工程を用いて図示しない第１フ
ィ−ルド酸化膜（図９の参照符号２ａ）を形成する。引
き続きシリコン窒化膜１４をマスクとして使用してトレ
ンチｔを形成したのち、通常の熱酸化工程を用いてトレ
ンチｔの内壁に沿って第２フィ−ルド酸化膜１２を形成
する。
【００１０】図１０（Ｂ）を参照すると、第２フィ−ル
ド酸化膜１２の形成された結果物上に、フォトレジスト
を塗布した後、トレンチｔの側壁面が一部露出するよう
にパタニングしてフォトレジストパタ−ン１６を形成す
る。
ド酸化膜１２の形成された結果物上に、フォトレジスト
を塗布した後、トレンチｔの側壁面が一部露出するよう
にパタニングしてフォトレジストパタ−ン１６を形成す
る。
【００１１】図１１（Ｃ）を参照すると、フォトレジス
トパタ−ン１６を食刻マスクとして使用し、露出した第
２フィ−ルド酸化膜１２を食刻してビットラインと基板
１０とを接続するためのビットラインコンタクトホ−ル
ルｈを形成する。そして、このビットラインコンタクト
ホ−ルｈの形成された結果物の全面に多結晶シリコンを
蒸着して薄い多結晶シリコン層１７を形成した後、砒素
（Ａｓ）イオンを注入してビットラインコンタクトホ−
ルｈと隣接する基板１０内にビットラインコンタクトプ
ラグ１８を形成する。
トパタ−ン１６を食刻マスクとして使用し、露出した第
２フィ−ルド酸化膜１２を食刻してビットラインと基板
１０とを接続するためのビットラインコンタクトホ−ル
ルｈを形成する。そして、このビットラインコンタクト
ホ−ルｈの形成された結果物の全面に多結晶シリコンを
蒸着して薄い多結晶シリコン層１７を形成した後、砒素
（Ａｓ）イオンを注入してビットラインコンタクトホ−
ルｈと隣接する基板１０内にビットラインコンタクトプ
ラグ１８を形成する。
【００１２】図１１（Ｄ）を参照すると、多結晶シリコ
ン層１７を取り除いた後、ビットラインコンタクトプラ
グ１８の形成された結果物の全面に、多結晶シリコン或
いは耐火金属ケイ化物のようなビットライン物質を蒸着
してトレンチｔを埋め立てるビットライン２０を形成す
る。
ン層１７を取り除いた後、ビットラインコンタクトプラ
グ１８の形成された結果物の全面に、多結晶シリコン或
いは耐火金属ケイ化物のようなビットライン物質を蒸着
してトレンチｔを埋め立てるビットライン２０を形成す
る。
【００１３】図１１（Ｅ）を参照すると、ビットライン
２０が形成されている前記基板上にシリコン窒化膜１４
をマスクとしてＬＯＣＯＳ工程により第３フィ−ルド酸
化膜２２を形成し、シリコン窒化膜１４を取り除く。以
後に、トランジスタのゲ−ト及びキャパシタを通常的な
方法で形成する。
２０が形成されている前記基板上にシリコン窒化膜１４
をマスクとしてＬＯＣＯＳ工程により第３フィ−ルド酸
化膜２２を形成し、シリコン窒化膜１４を取り除く。以
後に、トランジスタのゲ−ト及びキャパシタを通常的な
方法で形成する。
【００１４】前記ＢＢＬセル構造によれば、ビットライ
ンをセルの素子分離領域に埋め立てて形成することによ
り垂直スケ−ルダウンが可能であり、ビットラインとビ
ットラインとの間のカプリング（coupling) を防止する
ことができるという長所がある。
ンをセルの素子分離領域に埋め立てて形成することによ
り垂直スケ−ルダウンが可能であり、ビットラインとビ
ットラインとの間のカプリング（coupling) を防止する
ことができるという長所がある。
【００１５】
【発明が解決しようとする課題】しかしながら、前記Ｂ
ＢＬセルは、第一に、ビットラインコンタクトホ−ルｈ
を形成するためのフォトレジストパタ−ン１６を形成し
にくく（図１０（Ｂ））、第二に、ビットラインコンタ
クト（図９の４ａ）とゲ−ト電極（図９の５ａ）とのミ
スアラインの発生時にセルトランジスタのパンチスル−
特性を劣化させることがあり、第三に、ビットラインコ
ンタクトホ−ルｈと隣接した不純物領域であるコンタク
トプラグ１８形成のためのイオン注入工程が初期に行わ
れるので、コンタクトプラグ１８が以後に行われる熱工
程に過剰にさらされて浅い接合を形成することが困難で
あり、第四に、側壁酸化（第２フィ−ルド酸化膜１２）
及び上部酸化（第３フィ−ルド酸化膜２２）時に基板に
加えられるストレスにより素子不良の可能性が非常に大
きいという短所がある。
ＢＬセルは、第一に、ビットラインコンタクトホ−ルｈ
を形成するためのフォトレジストパタ−ン１６を形成し
にくく（図１０（Ｂ））、第二に、ビットラインコンタ
クト（図９の４ａ）とゲ−ト電極（図９の５ａ）とのミ
スアラインの発生時にセルトランジスタのパンチスル−
特性を劣化させることがあり、第三に、ビットラインコ
ンタクトホ−ルｈと隣接した不純物領域であるコンタク
トプラグ１８形成のためのイオン注入工程が初期に行わ
れるので、コンタクトプラグ１８が以後に行われる熱工
程に過剰にさらされて浅い接合を形成することが困難で
あり、第四に、側壁酸化（第２フィ−ルド酸化膜１２）
及び上部酸化（第３フィ−ルド酸化膜２２）時に基板に
加えられるストレスにより素子不良の可能性が非常に大
きいという短所がある。
【００１６】したがって、本発明の目的は前記した問題
点を解決してビットラインとトランジスタのドレインと
がゲ−トの形成後、自己整合の形態に連結される埋没ビ
ットラインＤＲＡＭセルを提供することである。本発明
の他の目的は、前記埋没ビットラインＤＲＡＭセルの製
造に適合な製造方法を提供することである。
点を解決してビットラインとトランジスタのドレインと
がゲ−トの形成後、自己整合の形態に連結される埋没ビ
ットラインＤＲＡＭセルを提供することである。本発明
の他の目的は、前記埋没ビットラインＤＲＡＭセルの製
造に適合な製造方法を提供することである。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に本発明は、素子分離のために形成されたトレンチの内
部に半導体基板と絶縁されるように形成された埋没ビッ
トラインと、前記ビットラインに直交方向に前記基板上
に形成されたゲ−トと、前記ゲ−トを絶縁させるために
形成された第１絶縁層と、前記ゲ−トの両側基板内に形
成されたトランジスタのソ−ス及びドレインと、前記第
１絶縁層間でセルフアラインされて形成され、前記ドレ
インと前記埋没されたビットラインとを接続するビット
ラインコンタクトプラグと、前記第１絶縁層間でセルフ
アラインされて形成され、前記ソ−スとストレ−ジ電極
とを連結するために形成された埋没コンタクトプラグと
を備えることを特徴とする埋没ビットラインＤＲＡＭセ
ル提供する。
に本発明は、素子分離のために形成されたトレンチの内
部に半導体基板と絶縁されるように形成された埋没ビッ
トラインと、前記ビットラインに直交方向に前記基板上
に形成されたゲ−トと、前記ゲ−トを絶縁させるために
形成された第１絶縁層と、前記ゲ−トの両側基板内に形
成されたトランジスタのソ−ス及びドレインと、前記第
１絶縁層間でセルフアラインされて形成され、前記ドレ
インと前記埋没されたビットラインとを接続するビット
ラインコンタクトプラグと、前記第１絶縁層間でセルフ
アラインされて形成され、前記ソ−スとストレ−ジ電極
とを連結するために形成された埋没コンタクトプラグと
を備えることを特徴とする埋没ビットラインＤＲＡＭセ
ル提供する。
【００１８】前記半導体基板内に部分的に形成された素
子分離領域をさらに備えて素子分離を二元化することが
でき、前記第１絶縁層はシリコン窒化物で形成すること
もできる。
子分離領域をさらに備えて素子分離を二元化することが
でき、前記第１絶縁層はシリコン窒化物で形成すること
もできる。
【００１９】前記他の目的を達成するために本発明は、
半導体基板上に素子分離及びビットライン埋没のための
トレンチを形成する段階と、前記トレンチの表面に第１
物質層を形成する段階と、前記第１物質層の形成された
前記トランチ内部に、その一部の深さを埋め立てるビッ
トラインを形成する段階と、前記ビットライン上に前記
トレンチの残余部分を埋め立てる第２物質層を形成した
後、前記基板を平坦化する段階と、前記平坦化した前記
基板上にゲ−ト絶縁層、ソ−ス／ドレイン及びゲ−トを
備えるトランジスタを形成する段階と、前記ゲ−トを絶
縁させる第１絶縁層を形成する段階と、前記第１絶縁層
の形成された結果物上に第２絶縁層を形成する段階と、
前記第２絶縁層を部分的に食刻して前記トランジスタの
ドレインとビットラインとを露出させる段階と、前記ト
ランジスタのドレインとビットラインとが露出された結
果物上に導電物を蒸着して前記ドレインとビットライン
とを接続するビットラインコンタクトプラグを形成する
段階と、前記ビットラインコンタクトプラグの形成され
た結果物上に第３絶縁層を形成した後、前記トランジス
タのソ−スを露出させるように前記第３絶縁層及び第２
絶縁層を食刻する段階と、前記トランジスタの露出され
た結果物上に導電物を蒸着した後、エッチバックして埋
没コンタクトプラグを形成する段階とを備えることを特
徴とする埋没ビットラインＤＲＡＭセルの製造方法を提
供する。
半導体基板上に素子分離及びビットライン埋没のための
トレンチを形成する段階と、前記トレンチの表面に第１
物質層を形成する段階と、前記第１物質層の形成された
前記トランチ内部に、その一部の深さを埋め立てるビッ
トラインを形成する段階と、前記ビットライン上に前記
トレンチの残余部分を埋め立てる第２物質層を形成した
後、前記基板を平坦化する段階と、前記平坦化した前記
基板上にゲ−ト絶縁層、ソ−ス／ドレイン及びゲ−トを
備えるトランジスタを形成する段階と、前記ゲ−トを絶
縁させる第１絶縁層を形成する段階と、前記第１絶縁層
の形成された結果物上に第２絶縁層を形成する段階と、
前記第２絶縁層を部分的に食刻して前記トランジスタの
ドレインとビットラインとを露出させる段階と、前記ト
ランジスタのドレインとビットラインとが露出された結
果物上に導電物を蒸着して前記ドレインとビットライン
とを接続するビットラインコンタクトプラグを形成する
段階と、前記ビットラインコンタクトプラグの形成され
た結果物上に第３絶縁層を形成した後、前記トランジス
タのソ−スを露出させるように前記第３絶縁層及び第２
絶縁層を食刻する段階と、前記トランジスタの露出され
た結果物上に導電物を蒸着した後、エッチバックして埋
没コンタクトプラグを形成する段階とを備えることを特
徴とする埋没ビットラインＤＲＡＭセルの製造方法を提
供する。
【００２０】前記トレンチは３５００〜４５００Åの深
さに形成し、前記第１物質層は５００〜１０００Åの厚
さに、第２物質層は１０００〜２０００Åの厚さに形成
し、前記第１物質層及び第２物質層は酸化物で形成する
ことが望ましい。
さに形成し、前記第１物質層は５００〜１０００Åの厚
さに、第２物質層は１０００〜２０００Åの厚さに形成
し、前記第１物質層及び第２物質層は酸化物で形成する
ことが望ましい。
【００２１】一方、前記第２絶縁層を部分的に食刻する
前記段階で、前記第２絶縁層に対するオ−バ−エッチを
施して前記埋没ビットラインを充分に露出させることが
望ましい。また、前記第１絶縁層の食刻比が前記第２絶
縁層及び第３絶縁層の食刻比と異なることが望ましい。
この際、前記第１絶縁層は窒化物で、前記第２絶縁層は
酸化物で形成することができる。
前記段階で、前記第２絶縁層に対するオ−バ−エッチを
施して前記埋没ビットラインを充分に露出させることが
望ましい。また、前記第１絶縁層の食刻比が前記第２絶
縁層及び第３絶縁層の食刻比と異なることが望ましい。
この際、前記第１絶縁層は窒化物で、前記第２絶縁層は
酸化物で形成することができる。
【００２２】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳細に説明する。図１乃至図５、図１２での
同じ参照符号は同一な物質を示す。
明をさらに詳細に説明する。図１乃至図５、図１２での
同じ参照符号は同一な物質を示す。
【００２３】図１２は、本発明による埋没ビットライン
ＤＲＡＭセルの製造に用いられるマスクパタ−ンの一部
を示したレイアウト図であり、参照符号５０はＸ方向に
おける素子活性領域を限定する素子分離領域を形成する
ためのマスクパタ−ンを、５２はＹ方向における素子活
性領域を限定する素子分離領域及び埋没ビットラインの
形成のためのマスクパタ−ンを、５４はビットラインコ
ンタクトの形成のためのマスクパタ−ンを、５６は埋没
コンタクトを形成するためのマスクパタ−ンを、５８は
ゲ−トを形成するためのマスクパタ−ンをそれぞれ示
す。
ＤＲＡＭセルの製造に用いられるマスクパタ−ンの一部
を示したレイアウト図であり、参照符号５０はＸ方向に
おける素子活性領域を限定する素子分離領域を形成する
ためのマスクパタ−ンを、５２はＹ方向における素子活
性領域を限定する素子分離領域及び埋没ビットラインの
形成のためのマスクパタ−ンを、５４はビットラインコ
ンタクトの形成のためのマスクパタ−ンを、５６は埋没
コンタクトを形成するためのマスクパタ−ンを、５８は
ゲ−トを形成するためのマスクパタ−ンをそれぞれ示
す。
【００２４】図２は図１２のＡ〜Ａ′方向を切断して見
た垂直断面図であり、図１（Ｂ）はＢ〜Ｂ′方向を、図
１（Ｃ）はＣ〜Ｃ′方向を切断して見た垂直断面図であ
る。
た垂直断面図であり、図１（Ｂ）はＢ〜Ｂ′方向を、図
１（Ｃ）はＣ〜Ｃ′方向を切断して見た垂直断面図であ
る。
【００２５】図２を参照すると、参照符号１００は半導
体基板を、１０２は図１２に示されたマスクパタ−ン５
０により限定された素子分離領域を、１２０はゲ−ト絶
縁膜を、１２２はゲ−ト導電層を、１２４は前記ゲ−ト
導電層を絶縁させるための第１絶縁層を、１２６及び１
２６′はトランジスタのソ−ス及びドレインを、１２８
はビットラインコンタクトプラグを絶縁させるための第
２絶縁層を、１３０はトランジスタのドレイン１２６′
とビットラインとを連結するためのビットラインコンタ
クトプラグを、１３２は埋没コンタクトプラグを絶縁さ
せるための第３絶縁層を、１３６はトランジスタのソ−
スとキャパシタのストレ−ジ電極とを連結するための埋
没コンタクトプラグをそれぞれ示す。
体基板を、１０２は図１２に示されたマスクパタ−ン５
０により限定された素子分離領域を、１２０はゲ−ト絶
縁膜を、１２２はゲ−ト導電層を、１２４は前記ゲ−ト
導電層を絶縁させるための第１絶縁層を、１２６及び１
２６′はトランジスタのソ−ス及びドレインを、１２８
はビットラインコンタクトプラグを絶縁させるための第
２絶縁層を、１３０はトランジスタのドレイン１２６′
とビットラインとを連結するためのビットラインコンタ
クトプラグを、１３２は埋没コンタクトプラグを絶縁さ
せるための第３絶縁層を、１３６はトランジスタのソ−
スとキャパシタのストレ−ジ電極とを連結するための埋
没コンタクトプラグをそれぞれ示す。
【００２６】図１（Ｂ）及び図１（Ｃ）を参照すると、
参照符号１０３は図１２に示されたマスクパタ−ン５２
により素子分離及び埋没ビットラインの形成のために基
板１００内に形成されたトレンチを、１０６は前記トレ
ンチ１０３内に形成されたビットラインを、１０７は前
記ビットライン１０６を絶縁させるための絶縁層をそれ
ぞれ示す。
参照符号１０３は図１２に示されたマスクパタ−ン５２
により素子分離及び埋没ビットラインの形成のために基
板１００内に形成されたトレンチを、１０６は前記トレ
ンチ１０３内に形成されたビットラインを、１０７は前
記ビットライン１０６を絶縁させるための絶縁層をそれ
ぞれ示す。
【００２７】前記垂直構造によれば、ビットラインコン
タクトプラグ１３０及び埋没コンタクトプラグ１３６が
ゲ−ト導電層１２２によりセルフアラインされて形成さ
れるので、従来のＸ方向のミスアラインを防止すること
ができる。また、半導体基板１００と埋没コンタクトプ
ラグ１３６とのミスアラインが、Ｙ方向に“ｍ”の大き
さほど発生しても（図１（Ｃ）参照）、前記ビットライ
ン１０６と前記基板間の絶縁層１０７の厚さ“ｔ”によ
りビットライン１０６と埋没コンタクトプラグ１３６と
の短絡を防止することができる。
タクトプラグ１３０及び埋没コンタクトプラグ１３６が
ゲ−ト導電層１２２によりセルフアラインされて形成さ
れるので、従来のＸ方向のミスアラインを防止すること
ができる。また、半導体基板１００と埋没コンタクトプ
ラグ１３６とのミスアラインが、Ｙ方向に“ｍ”の大き
さほど発生しても（図１（Ｃ）参照）、前記ビットライ
ン１０６と前記基板間の絶縁層１０７の厚さ“ｔ”によ
りビットライン１０６と埋没コンタクトプラグ１３６と
の短絡を防止することができる。
【００２８】図３乃至図７を参照して本発明の工程手順
を説明する。各図において“Ａ”は前記図１２のＡ〜
Ａ′方向を、“Ｂ”はＢ〜Ｂ′方向を、“Ｃ”はＣ〜
Ｃ′方向を切断して見た垂直断面図を示す。
を説明する。各図において“Ａ”は前記図１２のＡ〜
Ａ′方向を、“Ｂ”はＢ〜Ｂ′方向を、“Ｃ”はＣ〜
Ｃ′方向を切断して見た垂直断面図を示す。
【００２９】図３（Ａ）乃至（Ｃ）は第１素子分離領域
１０２を形成する段階を示す。半導体基板１００上に第
１素子分離のためのトレンチを図１２に示されたマスク
パタ−ン５０を用いて、例えば３５００〜４５００Å程
度の深さに形成し、前記結果物の全面に、例えば酸化物
を蒸着して前記トレンチを埋め立てた後、ＣＭＰ（Chem
ical Mechanical Polishing)或いは平坦化技術を用いて
第１素子分離領域１０２を形成する。
１０２を形成する段階を示す。半導体基板１００上に第
１素子分離のためのトレンチを図１２に示されたマスク
パタ−ン５０を用いて、例えば３５００〜４５００Å程
度の深さに形成し、前記結果物の全面に、例えば酸化物
を蒸着して前記トレンチを埋め立てた後、ＣＭＰ（Chem
ical Mechanical Polishing)或いは平坦化技術を用いて
第１素子分離領域１０２を形成する。
【００３０】図４（Ａ）乃至（Ｃ）は第２素子分離及び
ビットライン埋没のためのトレンチ１０３を形成する段
階を示す。第１素子分離領域１０２が形成された前記基
板上に、例えば絶縁物を蒸着して第１絶縁層１０４を形
成し、フォトレジストを塗布した後、前記第１絶縁層１
０４及び基板１００を図１２に示されたマスクパタ−ン
５２を用いて選択的に食刻することにより、例えば４０
００Å程度の深さを有するトレンチ１０３を形成する。
引き続き、前記基板の全面に絶縁物を蒸着した後、乾式
食刻してトレンチ１０３の内部に第２絶縁層１０５を形
成する。
ビットライン埋没のためのトレンチ１０３を形成する段
階を示す。第１素子分離領域１０２が形成された前記基
板上に、例えば絶縁物を蒸着して第１絶縁層１０４を形
成し、フォトレジストを塗布した後、前記第１絶縁層１
０４及び基板１００を図１２に示されたマスクパタ−ン
５２を用いて選択的に食刻することにより、例えば４０
００Å程度の深さを有するトレンチ１０３を形成する。
引き続き、前記基板の全面に絶縁物を蒸着した後、乾式
食刻してトレンチ１０３の内部に第２絶縁層１０５を形
成する。
【００３１】この際、第１絶縁層１０４はシリコン酸化
物またはシリコン窒化物で５００〜１０００Å程度の厚
さを有するように形成し、前記第２絶縁層１０５はシリ
コン窒化物で５００Å程度の厚さを有するように蒸着す
ることが望ましい。
物またはシリコン窒化物で５００〜１０００Å程度の厚
さを有するように形成し、前記第２絶縁層１０５はシリ
コン窒化物で５００Å程度の厚さを有するように蒸着す
ることが望ましい。
【００３２】ここで、第１及び第２絶縁層１０４及び１
０５はトレンチ１０３を先に形成した後、一回の絶縁物
蒸着により形成することができ、第１絶縁層１０４の形
成後、前記基板に対する酸化工程を行って第２絶縁層１
０５を形成することもできる。
０５はトレンチ１０３を先に形成した後、一回の絶縁物
蒸着により形成することができ、第１絶縁層１０４の形
成後、前記基板に対する酸化工程を行って第２絶縁層１
０５を形成することもできる。
【００３３】図５（Ａ）乃至（Ｃ）は埋没ビットライン
１０６を形成する段階を示す。第２絶縁層１０５が形成
された前記結果物上に、例えば不純物がド−プされた多
結晶シリコンをトレンチ１０３を埋め立てるように蒸着
した後、エッチバックを施してトレンチ１０３の深さの
一部を埋め立てるビットライン１０６を形成する。次い
で、ビットライン１０６上にトレンチ１０３の残余分を
埋め立てるように、例えばシリコン酸化物を蒸着して第
３絶縁層１０８を形成する。引き続き、基板１００の表
面が露出されるまでに前記結果物に対する化学−機械的
ポリシング工程を行って前記基板を平坦化させる。
１０６を形成する段階を示す。第２絶縁層１０５が形成
された前記結果物上に、例えば不純物がド−プされた多
結晶シリコンをトレンチ１０３を埋め立てるように蒸着
した後、エッチバックを施してトレンチ１０３の深さの
一部を埋め立てるビットライン１０６を形成する。次い
で、ビットライン１０６上にトレンチ１０３の残余分を
埋め立てるように、例えばシリコン酸化物を蒸着して第
３絶縁層１０８を形成する。引き続き、基板１００の表
面が露出されるまでに前記結果物に対する化学−機械的
ポリシング工程を行って前記基板を平坦化させる。
【００３４】ここで、前記ビットラインの上部の第３物
質層１０８は１０００〜２０００Åの厚さを有するよう
に形成する。
質層１０８は１０００〜２０００Åの厚さを有するよう
に形成する。
【００３５】図６（Ａ）乃至（Ｃ）はトランジスタ及び
ビットラインコンタクト１３０を形成する段階を示す。
平坦化した前記基板の全面に、例えば酸化物を５０〜２
００Åの厚さに蒸着し、その上部に、例えば多結晶シリ
コンを順に蒸着してからパタニングしてゲ−ト絶縁膜１
２０及びゲ−ト導電層１２２を形成する。ゲ−ト導電層
１２２が形成された前記結果物に対するイオン注入を施
して前記基板内にトランジスタのソ−ス１２６及びドレ
イン１２６′を形成する。次いで、前記結果物上に、例
えばシリコン窒化物を５００〜１０００Åの厚さに蒸着
してからパタニングしてゲ−ト導電層１２２を絶縁させ
る第４絶縁層１２４を形成する。ここで、前記ソ−ス及
びドレインは第４絶縁層１２４の形成後、前記基板にイ
オン注入して形成することもできる。
ビットラインコンタクト１３０を形成する段階を示す。
平坦化した前記基板の全面に、例えば酸化物を５０〜２
００Åの厚さに蒸着し、その上部に、例えば多結晶シリ
コンを順に蒸着してからパタニングしてゲ−ト絶縁膜１
２０及びゲ−ト導電層１２２を形成する。ゲ−ト導電層
１２２が形成された前記結果物に対するイオン注入を施
して前記基板内にトランジスタのソ−ス１２６及びドレ
イン１２６′を形成する。次いで、前記結果物上に、例
えばシリコン窒化物を５００〜１０００Åの厚さに蒸着
してからパタニングしてゲ−ト導電層１２２を絶縁させ
る第４絶縁層１２４を形成する。ここで、前記ソ−ス及
びドレインは第４絶縁層１２４の形成後、前記基板にイ
オン注入して形成することもできる。
【００３６】次いで、第４絶縁層１２４が形成された前
記結果物上に、例えば酸化物を蒸着してからパタニング
してドレイン１２６′及びビットライン１０６の一部を
露出させる第５絶縁層１２８を形成する。第５絶縁層１
２８が形成された前記結果物上に導電物、例えば多結晶
シリコンを蒸着し、エッチバックを施して前記ドレイン
１２６′と前記ビットライン１０６とを連結するビット
ラインコンタクトプラグ１３０を形成する。その後、ビ
ットラインコンタクトプラグ１３０の抵抗を減少させる
ために、ビットラインコンタクトプラグ１３０にイオン
注入を施すこともでき、ビットラインコンタクトプラグ
１３０層がビットライン１０６を充分に取り囲むように
形成することが望ましい（図６（Ｂ）参照）。一方、前
記ビットラインコンタクトプラグイオン注入の代わりに
ビットライン内の不純物の外向き拡散を用いることもで
きる。ここで、ビットラインコンタクトプラグ１３０は
第４絶縁層１２４によりセルフアラインされる。
記結果物上に、例えば酸化物を蒸着してからパタニング
してドレイン１２６′及びビットライン１０６の一部を
露出させる第５絶縁層１２８を形成する。第５絶縁層１
２８が形成された前記結果物上に導電物、例えば多結晶
シリコンを蒸着し、エッチバックを施して前記ドレイン
１２６′と前記ビットライン１０６とを連結するビット
ラインコンタクトプラグ１３０を形成する。その後、ビ
ットラインコンタクトプラグ１３０の抵抗を減少させる
ために、ビットラインコンタクトプラグ１３０にイオン
注入を施すこともでき、ビットラインコンタクトプラグ
１３０層がビットライン１０６を充分に取り囲むように
形成することが望ましい（図６（Ｂ）参照）。一方、前
記ビットラインコンタクトプラグイオン注入の代わりに
ビットライン内の不純物の外向き拡散を用いることもで
きる。ここで、ビットラインコンタクトプラグ１３０は
第４絶縁層１２４によりセルフアラインされる。
【００３７】図７（Ａ）乃至（Ｃ）は埋没コンタクトプ
ラグ１３６を形成する工程を示したものである。ビット
ラインコンタクトプラグ１３０が形成された前記結果物
上に、例えば酸化物を蒸着して第６絶縁層１３２を形成
した後、ソ−ス１２６を露出させるように第６絶縁層１
３２を第５絶縁層１２８と共にパタニングする。次い
で、前記結果物上に導電物、例えば多結晶シリコンを蒸
着してからエッチバックを施してソ−ス１２６と以後に
形成される図示しないストレ−ジ電極とを連結する埋没
コンタクトプラグ１３６を形成する。ここで、埋没コン
タクトプラグ１３６は第４絶縁層１２４によりセルフア
ラインされる。以後に形成されるキャパシタ等は通常的
なＤＲＡＭの製造工程により形成される。
ラグ１３６を形成する工程を示したものである。ビット
ラインコンタクトプラグ１３０が形成された前記結果物
上に、例えば酸化物を蒸着して第６絶縁層１３２を形成
した後、ソ−ス１２６を露出させるように第６絶縁層１
３２を第５絶縁層１２８と共にパタニングする。次い
で、前記結果物上に導電物、例えば多結晶シリコンを蒸
着してからエッチバックを施してソ−ス１２６と以後に
形成される図示しないストレ−ジ電極とを連結する埋没
コンタクトプラグ１３６を形成する。ここで、埋没コン
タクトプラグ１３６は第４絶縁層１２４によりセルフア
ラインされる。以後に形成されるキャパシタ等は通常的
なＤＲＡＭの製造工程により形成される。
【００３８】
【発明の効果】前述した本発明の一実施例によるＤＲＡ
Ｍセルの構造及び製造方法によれば、ビットラインコン
タクトをゲ−トの形成後にセルフアラインの形態に形成
することにより、従来のＢＢＬセルで発生されたゲ−ト
とビットライン間のミスアライン問題や熱工程に過多に
さらされる問題を解消することができ、デザインル−ル
のマ−ジンを増加させることもできる。本発明は前述の
実施例のみに限定されず、多くの変形が本発明の属する
技術的な思想内で当分野での通常の知識を持つ者にとっ
て可能であることは明白である。
Ｍセルの構造及び製造方法によれば、ビットラインコン
タクトをゲ−トの形成後にセルフアラインの形態に形成
することにより、従来のＢＢＬセルで発生されたゲ−ト
とビットライン間のミスアライン問題や熱工程に過多に
さらされる問題を解消することができ、デザインル−ル
のマ−ジンを増加させることもできる。本発明は前述の
実施例のみに限定されず、多くの変形が本発明の属する
技術的な思想内で当分野での通常の知識を持つ者にとっ
て可能であることは明白である。
【図１】（Ｂ）及び（Ｃ）は本発明による埋没ビットラ
インＤＲＡＭセルの垂直断面図である。
インＤＲＡＭセルの垂直断面図である。
【図２】本発明による埋没ビットラインＤＲＡＭセルの
垂直断面図である。
垂直断面図である。
【図３】（Ａ）乃至（Ｃ）は本発明による埋没ビットラ
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
【図４】（Ａ）乃至（Ｃ）は本発明による埋没ビットラ
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
【図５】（Ａ）乃至（Ｃ）は本発明による埋没ビットラ
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
【図６】（Ａ）乃至（Ｃ）は本発明による埋没ビットラ
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
【図７】（Ａ）乃至（Ｃ）は本発明による埋没ビットラ
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
インＤＲＡＭセルを製造する工程を示した工程順序図で
ある。
【図８】従来のＢＢＬセルを形成するためのマスクパタ
−ンの一部を示したレイアウト図である。
−ンの一部を示したレイアウト図である。
【図９】図８のＸ方向の垂直断面図である。
【図１０】（Ａ）及び（Ｂ）は従来のＢＢＬセルを製造
する概略的な工程順序図である。
する概略的な工程順序図である。
【図１１】（Ｃ）乃至（Ｅ）は従来のＢＢＬセルを製造
する概略的な工程順序図である。
する概略的な工程順序図である。
【図１２】本発明による埋没ビットラインＤＲＡＭセル
のレイアウト図である。
のレイアウト図である。
１００ 半導体基板
１０２ 素子分離領域
１０３ トレンチ
１０６ ビットライン
１２２ ゲート
１２４ 第１絶縁層
１２６ ソース
１２６′ ドレイン
１２８ 第２絶縁層
１３０ ビットラインコンタクトプラグ
１３２ 第３絶縁層
１３６ 埋没コンタクトプラグ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−125961（ＪＰ，Ａ)
特開 平６−37272（ＪＰ，Ａ)
特開 平６−209088（ＪＰ，Ａ)
特開 平５−218334（ＪＰ，Ａ)
特開 平３−246966（ＪＰ，Ａ)
特開 平５−211311（ＪＰ，Ａ)
特開 平１−186677（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (6)
- 【請求項１】 半導体基板上に素子分離及びビットライ
ンの埋没のためのトレンチを形成する段階と、 前記トレンチの表面に第１物質層を形成する段階と、 前記第１物質層が形成された前記トランチの内部に、そ
の一部の深さを埋め立てるビットラインを形成する段階
と、 前記ビットライン上に前記トレンチの残余部分を埋め立
てる第２物質層を形成した後、前記基板を平坦化する段
階と、 前記平坦化した前記基板上にゲ−ト絶縁層、ソ−ス／ド
レイン及びゲ−トを備えるトランジスタを形成する段階
と、 前記ゲ−トを絶縁させる窒化物からなる第１絶縁層を形
成する段階と、 前記第１絶縁層の形成された結果物上に酸化物からなる
第２絶縁層を形成する段階と、 前記第２絶縁層を部分的に食刻して前記トランジスタの
ドレインとビットラインとを露出させる段階と、 前記トランジスタのドレインとビットラインとが露出さ
れた結果物上に導電物を蒸着して前記ドレインとビット
ラインとを接続するビットラインコンタクトプラグを形
成する段階と、 前記ビットラインコンタクトプラグが形成された結果物
上に酸化物からなる第３絶縁層を形成した後、前記トラ
ンジスタのソ−スを露出させるように前記第３絶縁層及
び第２絶縁層を食刻する段階と、 前記トランジスタの露出された結果物上に導電物を蒸着
した後、エッチバックして埋没コンタクトプラグを形成
する段階とを具備することを特徴とする埋没ビットライ
ンＤＲＡＭセルの製造方法。 - 【請求項２】 前記トレンチは３５００〜４５００Åの
深さに形成することを特徴とする請求項１記載の埋没ビ
ットラインＤＲＡＭセルの製造方法。 - 【請求項３】 前記第１物質層は５００〜１０００Åの
厚さに、第２物質層は１０００〜２０００Åの厚さに形
成することを特徴とする請求項１記載の埋没ビットライ
ンＤＲＡＭセルの製造方法。 - 【請求項４】 前記第１物質層及び第２物質層は酸化物
で形成することを特徴とする請求項１記載の埋没ビット
ラインＤＲＡＭセルの製造方法。 - 【請求項５】 前記第２絶縁層を部分的に食刻する段階
で、前記第２絶縁層に対するオ−バ−エッチを施して前
記埋没ビットラインを充分に露出させることを特徴とす
る請求項１記載の埋没ビットラインＤＲＡＭセルの製造
方法。 - 【請求項６】 前記第１絶縁層の食刻比が前記第２絶縁
層及び第３絶縁層の食刻比と異なることを特徴とする請
求項１記載の埋没ビットラインＤＲＡＭセルの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032137A KR0151012B1 (ko) | 1994-11-30 | 1994-11-30 | 매몰 비트라인 디램 셀 및 제조방법 |
| KR94-32137 | 1994-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236725A JPH08236725A (ja) | 1996-09-13 |
| JP3520146B2 true JP3520146B2 (ja) | 2004-04-19 |
Family
ID=19399781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31196695A Expired - Fee Related JP3520146B2 (ja) | 1994-11-30 | 1995-11-30 | 埋没ビットラインｄｒａｍセルの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5840591A (ja) |
| JP (1) | JP3520146B2 (ja) |
| KR (1) | KR0151012B1 (ja) |
| TW (1) | TW363270B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2898927B2 (ja) * | 1996-10-03 | 1999-06-02 | 台湾茂▲しい▼電子股▲ふん▼有限公司 | 高密度スタックｄｒａｍの製造方法 |
| US5892707A (en) * | 1997-04-25 | 1999-04-06 | Micron Technology, Inc. | Memory array having a digit line buried in an isolation region and method for forming same |
| US6004835A (en) * | 1997-04-25 | 1999-12-21 | Micron Technology, Inc. | Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region |
| JP3219051B2 (ja) * | 1998-05-08 | 2001-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6127228A (en) * | 1999-11-06 | 2000-10-03 | United Silicon Incorporated | Method of forming buried bit line |
| KR100546302B1 (ko) * | 1999-12-14 | 2006-01-26 | 삼성전자주식회사 | 중첩 마진이 개선된 반도체 장치 및 그 제조 방법 |
| KR100416837B1 (ko) * | 2001-06-27 | 2004-02-05 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| US6734482B1 (en) * | 2002-11-15 | 2004-05-11 | Micron Technology, Inc. | Trench buried bit line memory devices |
| KR100955923B1 (ko) * | 2003-05-09 | 2010-05-03 | 주식회사 하이닉스반도체 | 매몰형 비트라인 구조를 갖는 반도체소자의 제조방법 |
| US7518182B2 (en) | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US20110042722A1 (en) * | 2009-08-21 | 2011-02-24 | Nanya Technology Corp. | Integrated circuit structure and memory array |
| KR101096187B1 (ko) * | 2009-11-30 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| US8254173B2 (en) | 2010-08-31 | 2012-08-28 | Micron Technology, Inc. | NAND memory constructions |
| US9401363B2 (en) | 2011-08-23 | 2016-07-26 | Micron Technology, Inc. | Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices |
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