JP3219051B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 40
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 40
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 239000013078 crystal Substances 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 238000009792 diffusion process Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 5
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
- H01L21/28562—Selective deposition
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、ＤＲＡＭに好適な半導体装置その
製造方法に関する。
方法に係わり、特に、ＤＲＡＭに好適な半導体装置その
製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの集積度は、３年に４倍の割合
で増加する、いわゆる世代交代が行われている。そのた
めに、最小設計寸法は、世代ごとに０．７倍に縮小され
る。情報を蓄えるメモリセルの面積は、世代ごとに０．
４倍に縮小される。メモリセルのレイアウトを変えるこ
となく単純縮小するならば、０．７倍の二乗である０．
５倍程度になるはずである。しかし、実際にはさらに縮
小された０．４倍となっている。これを実現するには、
メモリセルのレイアウトを変更する必要がある。その一
つの方法として配線と配線間を貫通するコンタクトとの
設計マージンを縮小する必要をきたした。配線とコンタ
クトの設計マージンを縮小して従来と同じ方法でコンタ
クトを形成すれば、リソグラフィー工程における位置合
わせなどにおける製造バラツキによって、配線とコンタ
クトが接触し歩留まりを低下させる。そこで、配線とコ
ンタクトのマージンが小さくなった場合でも、接触させ
ないようなコンタクトの形成方法、いわゆる自己整合コ
ンタクト法が提案されてきた。その一つの方法として、
本発明者による特願平０９−１７４７２４号を出願し
た。以下、従来方法と呼ぶ。しかし、その後の実験によ
って、さらに小さなメモリセルに従来方法を適用した場
合に、問題点が生じた。その問題点を図１６から図２０
を用いて説明する。ゲート電極５上には、ＣＶＤ法によ
り堆積された膜厚１００ｎｍの第１のシリコン窒化膜４
１が形成されている。そして、ＣＶＤにより全面に膜厚
５０ｎｍの第２シリコン窒化膜が堆積し、異方性エッチ
ングによりエッチバックすることで、ゲート電極５およ
び第１のシリコン窒化膜４１の側面にのみ第２のシリコ
ン窒化膜４２が残る。その結果、ゲート電極５の表面
は、すべて絶縁膜で被覆されたことになる。この時、エ
ッチバックによって第１のシリコン窒化膜４１が膜減り
して７０ｎｍ程度となる。ここで注意すべきことは、第
２のシリコン窒化膜４２の形状である。ゲート電極５の
側面では、第２のシリコン窒化膜４２の側面はゲート電
極５側面と同様に基板主面に対して垂直となっている。
一方、第１のシリコン窒化膜４１の側面では、上部が片
落ちした丸みをおびた形状となる。又、Ｐ型シリコン基
板１表面に形成されたＮ型拡散層７の表面のみが露出し
ている。この露出した表面にのみ選択的にシリコン単結
晶を基板主面に対して垂直な方向にのみ異方性成長させ
ることで、シリコン選択エピ成長パッドが形成される。
このシリコン選択エピ成長パッドを形成する場合に問題
点が生じる。異方性成長とは、基板主面に垂直な方向
（縦方向）にのみ成長するが、基板主面に平行な方向
（横方向）には成長しないことである。図１８を参照し
て説明する。先ず、成長初期段階（以下、第１段階とす
る）を考える。図１８（ａ）の平面図からワード線は上
下方向に形成されている。したがって、図１８（ｂ）の
断面図における横方向は、第２のシリコン窒化膜４２が
壁となって、横方向に広がることはない。一方、図１８
（ｃ）の断面図における横方向は、ワード線が存在しな
いために、第１段階においても横方向に成長することは
可能である。シリコン選択エピタキシャル成長が等方的
な成長であるならば、あらゆる方向にシリコン選択エピ
成長パッドが広がる。等方性成長では、素子分離絶縁膜
２上において隣同士のシリコン選択エピ成長パッドが接
触する。この接触を回避する成長方法が異方性成長であ
り、図１８（ｃ）のように横方向に障害物がない場合で
も成長速度が著しく小さいことである。この異方性成長
は、以下のようにして実現させる。すなわち、Ｐ型シリ
コン基板１主面の結晶面方位を（１００）面とし、ワー
ド線に垂直あるいは平行な方向の結晶面方位を（１１
０）面とする。Ｓｉ成長の原料ガスであるジ・シランの
流量を等方性成長条件である１０ｓｃｃｍから２ｓｃｃ
ｍに減少させることで、（１００）面に対する（１１
０）面の成長速度が、１／２０程度になる。このような
成長段階を定義すると、基板主面に対して垂直な形状を
維持する高さまでの成長、即ち、Ｓｉ選択エピ成長パッ
ドが図１８の符号４３まで成長するまでを第１段階とす
る。第２段階とは、第１段階の次にくる成長段階であ
り、第２のシリコン窒化膜の側面が丸みをおびた肩の領
域にさしかかるとき以降である。この肩の領域では、図
１９（ｂ）に示すように徐々に横方向への広がりが可能
となるときである。肩の部分は徐々に角度が変わるだけ
に、成長端の結晶面方位が（１１０）方向から（１１
１）方向に徐々に変化することをも意味する。この成長
端における結晶面方位の変化としては、（１００）面に
代わって（１１１）面あるいは（３１１）面といったフ
ァセット面４５が現れる。これらのファセット面は、
（１１０）面と同様に、（１００）面の成長速度に対し
て成長速度が遅いために、Ｓｉ選択エピ成長パッド第２
段階４４の高さ方向の成長が抑制される。したがって、
成長高さは成長時間によって制御することができないば
かりか必要とされる高さまで成長すること自体が困難と
なる。無理に成長を進めようとして、異方性成長の弱い
条件を用いると、図２０（ｃ）に示すように、素子分離
絶縁膜２上に広がって、隣どうしが接触する。また、図
１９に示した第２段階で成長をやめて、引き続き従来方
法に従ったコンタクトを形成しようとしても、Ｓｉ選択
エピ成長パッド第２段階４４の高さが低いために、図５
に示すような構造を得ることはできないという課題があ
った。
で増加する、いわゆる世代交代が行われている。そのた
めに、最小設計寸法は、世代ごとに０．７倍に縮小され
る。情報を蓄えるメモリセルの面積は、世代ごとに０．
４倍に縮小される。メモリセルのレイアウトを変えるこ
となく単純縮小するならば、０．７倍の二乗である０．
５倍程度になるはずである。しかし、実際にはさらに縮
小された０．４倍となっている。これを実現するには、
メモリセルのレイアウトを変更する必要がある。その一
つの方法として配線と配線間を貫通するコンタクトとの
設計マージンを縮小する必要をきたした。配線とコンタ
クトの設計マージンを縮小して従来と同じ方法でコンタ
クトを形成すれば、リソグラフィー工程における位置合
わせなどにおける製造バラツキによって、配線とコンタ
クトが接触し歩留まりを低下させる。そこで、配線とコ
ンタクトのマージンが小さくなった場合でも、接触させ
ないようなコンタクトの形成方法、いわゆる自己整合コ
ンタクト法が提案されてきた。その一つの方法として、
本発明者による特願平０９−１７４７２４号を出願し
た。以下、従来方法と呼ぶ。しかし、その後の実験によ
って、さらに小さなメモリセルに従来方法を適用した場
合に、問題点が生じた。その問題点を図１６から図２０
を用いて説明する。ゲート電極５上には、ＣＶＤ法によ
り堆積された膜厚１００ｎｍの第１のシリコン窒化膜４
１が形成されている。そして、ＣＶＤにより全面に膜厚
５０ｎｍの第２シリコン窒化膜が堆積し、異方性エッチ
ングによりエッチバックすることで、ゲート電極５およ
び第１のシリコン窒化膜４１の側面にのみ第２のシリコ
ン窒化膜４２が残る。その結果、ゲート電極５の表面
は、すべて絶縁膜で被覆されたことになる。この時、エ
ッチバックによって第１のシリコン窒化膜４１が膜減り
して７０ｎｍ程度となる。ここで注意すべきことは、第
２のシリコン窒化膜４２の形状である。ゲート電極５の
側面では、第２のシリコン窒化膜４２の側面はゲート電
極５側面と同様に基板主面に対して垂直となっている。
一方、第１のシリコン窒化膜４１の側面では、上部が片
落ちした丸みをおびた形状となる。又、Ｐ型シリコン基
板１表面に形成されたＮ型拡散層７の表面のみが露出し
ている。この露出した表面にのみ選択的にシリコン単結
晶を基板主面に対して垂直な方向にのみ異方性成長させ
ることで、シリコン選択エピ成長パッドが形成される。
このシリコン選択エピ成長パッドを形成する場合に問題
点が生じる。異方性成長とは、基板主面に垂直な方向
（縦方向）にのみ成長するが、基板主面に平行な方向
（横方向）には成長しないことである。図１８を参照し
て説明する。先ず、成長初期段階（以下、第１段階とす
る）を考える。図１８（ａ）の平面図からワード線は上
下方向に形成されている。したがって、図１８（ｂ）の
断面図における横方向は、第２のシリコン窒化膜４２が
壁となって、横方向に広がることはない。一方、図１８
（ｃ）の断面図における横方向は、ワード線が存在しな
いために、第１段階においても横方向に成長することは
可能である。シリコン選択エピタキシャル成長が等方的
な成長であるならば、あらゆる方向にシリコン選択エピ
成長パッドが広がる。等方性成長では、素子分離絶縁膜
２上において隣同士のシリコン選択エピ成長パッドが接
触する。この接触を回避する成長方法が異方性成長であ
り、図１８（ｃ）のように横方向に障害物がない場合で
も成長速度が著しく小さいことである。この異方性成長
は、以下のようにして実現させる。すなわち、Ｐ型シリ
コン基板１主面の結晶面方位を（１００）面とし、ワー
ド線に垂直あるいは平行な方向の結晶面方位を（１１
０）面とする。Ｓｉ成長の原料ガスであるジ・シランの
流量を等方性成長条件である１０ｓｃｃｍから２ｓｃｃ
ｍに減少させることで、（１００）面に対する（１１
０）面の成長速度が、１／２０程度になる。このような
成長段階を定義すると、基板主面に対して垂直な形状を
維持する高さまでの成長、即ち、Ｓｉ選択エピ成長パッ
ドが図１８の符号４３まで成長するまでを第１段階とす
る。第２段階とは、第１段階の次にくる成長段階であ
り、第２のシリコン窒化膜の側面が丸みをおびた肩の領
域にさしかかるとき以降である。この肩の領域では、図
１９（ｂ）に示すように徐々に横方向への広がりが可能
となるときである。肩の部分は徐々に角度が変わるだけ
に、成長端の結晶面方位が（１１０）方向から（１１
１）方向に徐々に変化することをも意味する。この成長
端における結晶面方位の変化としては、（１００）面に
代わって（１１１）面あるいは（３１１）面といったフ
ァセット面４５が現れる。これらのファセット面は、
（１１０）面と同様に、（１００）面の成長速度に対し
て成長速度が遅いために、Ｓｉ選択エピ成長パッド第２
段階４４の高さ方向の成長が抑制される。したがって、
成長高さは成長時間によって制御することができないば
かりか必要とされる高さまで成長すること自体が困難と
なる。無理に成長を進めようとして、異方性成長の弱い
条件を用いると、図２０（ｃ）に示すように、素子分離
絶縁膜２上に広がって、隣どうしが接触する。また、図
１９に示した第２段階で成長をやめて、引き続き従来方
法に従ったコンタクトを形成しようとしても、Ｓｉ選択
エピ成長パッド第２段階４４の高さが低いために、図５
に示すような構造を得ることはできないという課題があ
った。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、シリコン単結晶を
半導体基板面に対して垂直な方向に異方性成長させるこ
とでパッドを形成する際、精度良く異方性成長させるよ
うにした新規な半導体装置の製造方法を提供するもので
ある。
した従来技術の欠点を改良し、特に、シリコン単結晶を
半導体基板面に対して垂直な方向に異方性成長させるこ
とでパッドを形成する際、精度良く異方性成長させるよ
うにした新規な半導体装置の製造方法を提供するもので
ある。
【０００４】本発明の他の目的は、ビット線寄生容量を
小さくして、ＤＲＡＭ動作マージンを大きくした半導体
装置の製造方法を提供するものである。
小さくして、ＤＲＡＭ動作マージンを大きくした半導体
装置の製造方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の製造方法の第１態様は、半導体基板上にゲー
ト電極が設けられ、このゲート電極上に第１の絶縁膜が
形成され、前記ゲート電極及び前記第１の絶縁膜の側面
が第２の絶縁膜から成る側壁で覆われ、前記ゲート電極
の両側で前記半導体基板の表面に形成した拡散層領域上
で、且つ、前記側壁に挟まれた領域内にシリコン単結晶
を半導体基板面に対して垂直な方向に異方性成長させる
ことでパッドを形成する半導体装置の製造方法におい
て、前記シリコン単結晶の異方性成長は、前記側壁が垂
直な部分でのみ成長させることを特徴とするものであ
り、又、第２態様は、前記第２の絶縁膜はシリコン酸化
膜であることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の製造方法の第１態様は、半導体基板上にゲー
ト電極が設けられ、このゲート電極上に第１の絶縁膜が
形成され、前記ゲート電極及び前記第１の絶縁膜の側面
が第２の絶縁膜から成る側壁で覆われ、前記ゲート電極
の両側で前記半導体基板の表面に形成した拡散層領域上
で、且つ、前記側壁に挟まれた領域内にシリコン単結晶
を半導体基板面に対して垂直な方向に異方性成長させる
ことでパッドを形成する半導体装置の製造方法におい
て、前記シリコン単結晶の異方性成長は、前記側壁が垂
直な部分でのみ成長させることを特徴とするものであ
り、又、第２態様は、前記第２の絶縁膜はシリコン酸化
膜であることを特徴とするものである。
【０００６】又、第３態様は、前記第１の絶縁膜は、前
記ゲート電極上にシリコン窒化膜を堆積させる第１の工
程と、前記シリコン酸化膜上にシリコン窒化膜を堆積さ
せる第２の工程と、を経て形成されることを特徴とする
ものであり、又、第４態様は、前記側壁はゲート電極を
覆うように第２の絶縁膜を半導体基板上に堆積させた
後、エッチバックして前記側壁を形成するものであり、
ゲート電極の膜厚ＧＴ、ゲート電極上の第１の絶縁膜の
高さをＩＴ、エッチバックの際膜減りするゲート電極上
の第１の絶縁膜の膜厚をＥＩ、選択成長させるパッドの
高さをＳＥとしたとき、ＳＥ＜ＧＴ＋ＩＴ−ＥＩの関係
が成立するように前記シリコン単結晶を成長させること
を特徴とするものであり、又、第５態様は、前記シリコ
ン単結晶の成長を停止した時点では、パッドの高さは前
記ゲート電極の膜厚よりも大であることを特徴とするも
のであり、又、第６態様は、前記半導体装置はＤＲＡＭ
であることを特徴とするものである。
記ゲート電極上にシリコン窒化膜を堆積させる第１の工
程と、前記シリコン酸化膜上にシリコン窒化膜を堆積さ
せる第２の工程と、を経て形成されることを特徴とする
ものであり、又、第４態様は、前記側壁はゲート電極を
覆うように第２の絶縁膜を半導体基板上に堆積させた
後、エッチバックして前記側壁を形成するものであり、
ゲート電極の膜厚ＧＴ、ゲート電極上の第１の絶縁膜の
高さをＩＴ、エッチバックの際膜減りするゲート電極上
の第１の絶縁膜の膜厚をＥＩ、選択成長させるパッドの
高さをＳＥとしたとき、ＳＥ＜ＧＴ＋ＩＴ−ＥＩの関係
が成立するように前記シリコン単結晶を成長させること
を特徴とするものであり、又、第５態様は、前記シリコ
ン単結晶の成長を停止した時点では、パッドの高さは前
記ゲート電極の膜厚よりも大であることを特徴とするも
のであり、又、第６態様は、前記半導体装置はＤＲＡＭ
であることを特徴とするものである。
【０００７】
【発明の実施の形態】本発明は、高集積度ＤＲＡＭメモ
リセル内のコンタクトを自己整合的に形成する方法にお
いて、メモリセルＭＯＳＦＥＴのソース・ドレインとな
る拡散層上にのみ選択的に単結晶シリコンを成長するこ
とによるコンタクトパッドの形成とコンタクトパッド以
外の表面をエッチストップ膜で埋め込むことを組み合わ
せた半導体装置の製造方法を提案するものである。
リセル内のコンタクトを自己整合的に形成する方法にお
いて、メモリセルＭＯＳＦＥＴのソース・ドレインとな
る拡散層上にのみ選択的に単結晶シリコンを成長するこ
とによるコンタクトパッドの形成とコンタクトパッド以
外の表面をエッチストップ膜で埋め込むことを組み合わ
せた半導体装置の製造方法を提案するものである。
【０００８】図１から図７の本発明と図１６から図１９
の従来例とを比較して簡単に説明する。従来例では、ゲ
ート電極５上面の第１のシリコン窒化膜４１の膜厚は７
０ｎｍと薄い。一方、本発明のゲート電極５上の第１の
シリコン窒化膜６の膜厚は、３００ｎｍと厚い。本発明
の場合は、Ｓｉ選択エピ成長パッド９の成長高さを３０
０ｎｍ成長しても、Ｓｉ選択エピ成長パッド９の高さ
は、ゲート電極５と第１のシリコン窒化膜６の合計の高
さより十分低い。その結果、Ｓｉ選択エピ成長パッド９
の成長上面は、基板主面と同じ結晶面方位を維持して成
長するため、Ｓｉ選択エピ成長パッド９の必要とされる
高さ３００ｎｍの高さは、成長時間によって制御するこ
とができる。他方、従来例では、成長途中で基板主面と
異なるファセット面４５が現れて、成長が抑制される。
本発明では、この欠点を回避するものである。
の従来例とを比較して簡単に説明する。従来例では、ゲ
ート電極５上面の第１のシリコン窒化膜４１の膜厚は７
０ｎｍと薄い。一方、本発明のゲート電極５上の第１の
シリコン窒化膜６の膜厚は、３００ｎｍと厚い。本発明
の場合は、Ｓｉ選択エピ成長パッド９の成長高さを３０
０ｎｍ成長しても、Ｓｉ選択エピ成長パッド９の高さ
は、ゲート電極５と第１のシリコン窒化膜６の合計の高
さより十分低い。その結果、Ｓｉ選択エピ成長パッド９
の成長上面は、基板主面と同じ結晶面方位を維持して成
長するため、Ｓｉ選択エピ成長パッド９の必要とされる
高さ３００ｎｍの高さは、成長時間によって制御するこ
とができる。他方、従来例では、成長途中で基板主面と
異なるファセット面４５が現れて、成長が抑制される。
本発明では、この欠点を回避するものである。
【０００９】
【実施例】以下に、本発明に係わる半導体装置の製造方
法の具体例を図面を参照しながら詳細に説明する。図１
〜図７は、本発明に係わる半導体装置の具体例の構造を
示す図であって、これらの図には、半導体基板１上にゲ
ート電極５が設けられ、このゲート電極５上に絶縁膜６
が形成され、前記ゲート電極５の側壁が絶縁膜８で覆わ
れ、前記ゲート電極５の両側で前記半導体基板１の表面
に形成した拡散領域７上で、且つ、前記側壁８、８に挟
まれた領域内にシリコン単結晶を半導体基板１面に対し
て垂直な方向に異方性成長させることでパッド９を形成
する半導体装置の製造方法において、前記シリコン単結
晶の異方性成長は、前記側壁８が垂直な部分８ａでのみ
成長させることを特徴とする半導体装置の製造方法が示
されている。
法の具体例を図面を参照しながら詳細に説明する。図１
〜図７は、本発明に係わる半導体装置の具体例の構造を
示す図であって、これらの図には、半導体基板１上にゲ
ート電極５が設けられ、このゲート電極５上に絶縁膜６
が形成され、前記ゲート電極５の側壁が絶縁膜８で覆わ
れ、前記ゲート電極５の両側で前記半導体基板１の表面
に形成した拡散領域７上で、且つ、前記側壁８、８に挟
まれた領域内にシリコン単結晶を半導体基板１面に対し
て垂直な方向に異方性成長させることでパッド９を形成
する半導体装置の製造方法において、前記シリコン単結
晶の異方性成長は、前記側壁８が垂直な部分８ａでのみ
成長させることを特徴とする半導体装置の製造方法が示
されている。
【００１０】従って、側壁８の端部の丸みを帯びた部分
８ｂにおいては、シリコン単結晶を成長させないように
したものである。次に、本発明を更に詳細に説明する。 （第１の具体例） 図１から図７は、本発明の第１の具体例における半導体
装置の製造方法を順を追って示した断面図である。（１
００）からなる主表面を有し、５Ω・ｃｍ程度の比抵抗
からなる＜１１０＞方向の辺からなるオリエンテーショ
ン・フラットを有するシリコン・ウェハからなるＰ型シ
リコン基板１の主表面に通常のトレンチ分離法より形成
されたシリコン酸化膜からなる素子分離絶縁膜２により
区画された素子領域３が形成されている。素子領域３を
形成する各辺の方向は、オリエンテーション・フラット
に平行および垂直な方向の辺によりなり、各辺のＰ型シ
リコン基板１主面に対する結晶学的な方向は＜１１０＞
となっている。それぞれの素子領域３はＴ字型の姿態を
有してＰ型シリコン基板１の主表面に規則的に配置され
ている。素子領域３の表面には熱酸化により膜厚６．５
ｎｍ程度のゲート酸化膜４が形成される。次に、例えば
ジ・クロル・シラン、ホスフィンをそれぞれ原料ガス、
ドーピング・ガスに用いた７００℃程度のＣＶＤ法によ
り、全面に膜厚５０ｎｍ程度のＮ型多結晶シリコン膜
（図に明示せず）が形成される。さらに、スパッタリン
グにより全面に膜厚１００ｎｍ程度のタングステン・シ
リサイド膜（図に明示せず）が形成される。さらにま
た、ＣＶＤ法により、全面に膜厚３００ｎｍ程度のシリ
コン窒化膜が形成される。これらのシリコン窒化膜、タ
ングステン・シリサイド膜およびＮ型多結晶シリコン膜
が順次異方性エッチングによりパターニングされ、タン
グステン・ポリサイド膜（Ｎ型多結晶シリコン膜とタン
グステン・シリサイド膜との積層膜）からなる膜厚１５
０ｎｍ程度のゲート電極５とこのゲート電極５の上面を
選択的に覆う膜厚３００ｎｍ程度の第１のシリコン窒化
膜６とが形成される。例えば３０ｋｅＶで２×１０13ｃ
ｍ-2程度の燐のイオン注入等により、素子分離絶縁膜２
およびゲート電極４に自己整合的に、素子領域３の表面
にＮ型拡散層７が形成される。Ｎ型拡散層７の接合の深
さは１００ｎｍ程度である。Ｎ型拡散層７の幅は０．２
２μｍ（２２０ｎｍ）程度であり、隣接するＮ型拡散層
７の間隔は０．１８μｍ（１８０ｎｍ）程度である。膜
厚５０ｎｍ程度の第２のシリコン窒化膜がＣＶＤにより
全面に形成される。フルオロ・カーボン系のエッチング
・ガスを用いた異方性エッチングによるエッチ・バック
が行われ側面にのみ残るように第２のシリコン窒化膜８
が形成される。このエッチ・バックにおいて、第１のシ
リコン窒化膜６もエッチングに曝されることになり、第
１のシリコン窒化膜６の膜厚は２８０ｎｍ程度になる。
また、第２のシリコン窒化膜８および素子分離絶縁膜２
に自己整合的に、Ｎ型拡散層７の表面のゲート酸化膜４
が除去されて、これらの部分のＮ型拡散層７の表面が露
出される。
８ｂにおいては、シリコン単結晶を成長させないように
したものである。次に、本発明を更に詳細に説明する。 （第１の具体例） 図１から図７は、本発明の第１の具体例における半導体
装置の製造方法を順を追って示した断面図である。（１
００）からなる主表面を有し、５Ω・ｃｍ程度の比抵抗
からなる＜１１０＞方向の辺からなるオリエンテーショ
ン・フラットを有するシリコン・ウェハからなるＰ型シ
リコン基板１の主表面に通常のトレンチ分離法より形成
されたシリコン酸化膜からなる素子分離絶縁膜２により
区画された素子領域３が形成されている。素子領域３を
形成する各辺の方向は、オリエンテーション・フラット
に平行および垂直な方向の辺によりなり、各辺のＰ型シ
リコン基板１主面に対する結晶学的な方向は＜１１０＞
となっている。それぞれの素子領域３はＴ字型の姿態を
有してＰ型シリコン基板１の主表面に規則的に配置され
ている。素子領域３の表面には熱酸化により膜厚６．５
ｎｍ程度のゲート酸化膜４が形成される。次に、例えば
ジ・クロル・シラン、ホスフィンをそれぞれ原料ガス、
ドーピング・ガスに用いた７００℃程度のＣＶＤ法によ
り、全面に膜厚５０ｎｍ程度のＮ型多結晶シリコン膜
（図に明示せず）が形成される。さらに、スパッタリン
グにより全面に膜厚１００ｎｍ程度のタングステン・シ
リサイド膜（図に明示せず）が形成される。さらにま
た、ＣＶＤ法により、全面に膜厚３００ｎｍ程度のシリ
コン窒化膜が形成される。これらのシリコン窒化膜、タ
ングステン・シリサイド膜およびＮ型多結晶シリコン膜
が順次異方性エッチングによりパターニングされ、タン
グステン・ポリサイド膜（Ｎ型多結晶シリコン膜とタン
グステン・シリサイド膜との積層膜）からなる膜厚１５
０ｎｍ程度のゲート電極５とこのゲート電極５の上面を
選択的に覆う膜厚３００ｎｍ程度の第１のシリコン窒化
膜６とが形成される。例えば３０ｋｅＶで２×１０13ｃ
ｍ-2程度の燐のイオン注入等により、素子分離絶縁膜２
およびゲート電極４に自己整合的に、素子領域３の表面
にＮ型拡散層７が形成される。Ｎ型拡散層７の接合の深
さは１００ｎｍ程度である。Ｎ型拡散層７の幅は０．２
２μｍ（２２０ｎｍ）程度であり、隣接するＮ型拡散層
７の間隔は０．１８μｍ（１８０ｎｍ）程度である。膜
厚５０ｎｍ程度の第２のシリコン窒化膜がＣＶＤにより
全面に形成される。フルオロ・カーボン系のエッチング
・ガスを用いた異方性エッチングによるエッチ・バック
が行われ側面にのみ残るように第２のシリコン窒化膜８
が形成される。このエッチ・バックにおいて、第１のシ
リコン窒化膜６もエッチングに曝されることになり、第
１のシリコン窒化膜６の膜厚は２８０ｎｍ程度になる。
また、第２のシリコン窒化膜８および素子分離絶縁膜２
に自己整合的に、Ｎ型拡散層７の表面のゲート酸化膜４
が除去されて、これらの部分のＮ型拡散層７の表面が露
出される。
【００１１】次に、ＵＨＶ−ＣＶＤを用いて、まずＮ型
拡散層７露出面に形成された自然酸化膜を除去した後、
例えば６２５℃の温度、１×１０-2（Ｐａ）程度の圧
力、２．０ｓｃｃｍ程度の流量のジ・シランと０．２ｓ
ｃｃｍ程度の流量の（１％のホスフィンが水素により希
釈されてなる）ドーピング・ガスとによる異方性選択エ
ピタキシャル成長により、Ｎ型拡散層７の上記露出面に
自己整合的に高さ（膜厚）が３００ｎｍ程度のＳｉ選択
エピ成長パッド９が形成される。この条件のもとでは、
単結晶シリコン層の（１００）面の＜１００＞方向への
成長速度は１０ｎｍ／ｍｉｎ程度である。このとき、素
子分離絶縁膜２等のシリコン酸化膜表面に交叉する（単
結晶シリコン層の）（１１０）面の＜１１０＞方向への
成長速度は（１００）面の＜１００＞方向への成長速度
の１／２０程度である。素子分離絶縁膜２および第２の
シリコン窒化膜８に自己整合的に形成されたＮ型拡散層
７の露出面が＜１１０＞方向の辺に囲まれてなることか
ら、これらＳｉ選択エピ成長パッドは主としてＰ型シリ
コン基板１の主表面に垂直な＜１００＞方向に選択的に
成長する。上記異方性選択エピタキシャル成長法は、５
００℃〜８００℃の範囲の成長温度、１×１０-3Ｐａ〜
５×１０-2Ｐａの範囲の圧力で行うのが好ましい。成長
温度が５００℃より低いと単結晶シリコンが得られなく
なり、成長温度が８００℃より高いと燐等の導電性不純
物のドーピングが困難になる。また、圧力がこの範囲か
らずれると「異方性」成長が困難になる。この「異方
性」の選択性は成長温度の上昇、ジ・シランの流量の減
少に伴って高くなる。原料ガスとしてジ・シランの代り
にモノ・シラン（ＳｉＨ4 ）を用いても単結晶シリコン
層の異方性選択エピタキシャル成長は可能であるが、こ
のときの成長温度はジ・シランを用いる場合より８０℃
〜１００℃程度高温側にシフトする。なお、原料ガスと
してジ・クロル・シランを用いても単結晶シリコン層の
異方性選択エピタキシャル成長は可能であるが、この場
合にはファセットが多発するという不具合がある。成長
膜厚が、４００ｎｍを超えると、第２のシリコン窒化膜
８の肩の部分８ｂに達し、ファセットが発生するという
不具合がある。
拡散層７露出面に形成された自然酸化膜を除去した後、
例えば６２５℃の温度、１×１０-2（Ｐａ）程度の圧
力、２．０ｓｃｃｍ程度の流量のジ・シランと０．２ｓ
ｃｃｍ程度の流量の（１％のホスフィンが水素により希
釈されてなる）ドーピング・ガスとによる異方性選択エ
ピタキシャル成長により、Ｎ型拡散層７の上記露出面に
自己整合的に高さ（膜厚）が３００ｎｍ程度のＳｉ選択
エピ成長パッド９が形成される。この条件のもとでは、
単結晶シリコン層の（１００）面の＜１００＞方向への
成長速度は１０ｎｍ／ｍｉｎ程度である。このとき、素
子分離絶縁膜２等のシリコン酸化膜表面に交叉する（単
結晶シリコン層の）（１１０）面の＜１１０＞方向への
成長速度は（１００）面の＜１００＞方向への成長速度
の１／２０程度である。素子分離絶縁膜２および第２の
シリコン窒化膜８に自己整合的に形成されたＮ型拡散層
７の露出面が＜１１０＞方向の辺に囲まれてなることか
ら、これらＳｉ選択エピ成長パッドは主としてＰ型シリ
コン基板１の主表面に垂直な＜１００＞方向に選択的に
成長する。上記異方性選択エピタキシャル成長法は、５
００℃〜８００℃の範囲の成長温度、１×１０-3Ｐａ〜
５×１０-2Ｐａの範囲の圧力で行うのが好ましい。成長
温度が５００℃より低いと単結晶シリコンが得られなく
なり、成長温度が８００℃より高いと燐等の導電性不純
物のドーピングが困難になる。また、圧力がこの範囲か
らずれると「異方性」成長が困難になる。この「異方
性」の選択性は成長温度の上昇、ジ・シランの流量の減
少に伴って高くなる。原料ガスとしてジ・シランの代り
にモノ・シラン（ＳｉＨ4 ）を用いても単結晶シリコン
層の異方性選択エピタキシャル成長は可能であるが、こ
のときの成長温度はジ・シランを用いる場合より８０℃
〜１００℃程度高温側にシフトする。なお、原料ガスと
してジ・クロル・シランを用いても単結晶シリコン層の
異方性選択エピタキシャル成長は可能であるが、この場
合にはファセットが多発するという不具合がある。成長
膜厚が、４００ｎｍを超えると、第２のシリコン窒化膜
８の肩の部分８ｂに達し、ファセットが発生するという
不具合がある。
【００１２】次に、図４に示すように、ＣＶＤ法により
膜厚２００ｎｍの第３のシリコン窒化膜１０を表面に堆
積する。次に、化学的機械的研磨（ＣＭＰ）により、第
３のシリコン窒化膜１０、第２のシリコン窒化膜８およ
び第１のシリコン窒化膜６の一部を研磨する。研磨の程
度は、ゲート電極５の表面は決して露出することなく、
且つ、Ｓｉ選択エピ成長パッド９の上面が露出する程度
である。露出したＳｉ選択エピ成長パッド９以外の表面
は、第３のシリコン窒化膜１０、第２のシリコン窒化膜
８および第１のシリコン窒化膜６からなるシリコン窒化
膜である。
膜厚２００ｎｍの第３のシリコン窒化膜１０を表面に堆
積する。次に、化学的機械的研磨（ＣＭＰ）により、第
３のシリコン窒化膜１０、第２のシリコン窒化膜８およ
び第１のシリコン窒化膜６の一部を研磨する。研磨の程
度は、ゲート電極５の表面は決して露出することなく、
且つ、Ｓｉ選択エピ成長パッド９の上面が露出する程度
である。露出したＳｉ選択エピ成長パッド９以外の表面
は、第３のシリコン窒化膜１０、第２のシリコン窒化膜
８および第１のシリコン窒化膜６からなるシリコン窒化
膜である。
【００１３】その後、例えばＣＶＤ酸化シリコン膜の形
成、ＢＰＳＧ膜の形成、ＢＰＳＧ膜のリフロー、ＢＰＳ
Ｇ膜のＣＭＰ等が行われ、平坦な上面を有するシリコン
酸化膜系絶縁膜からなる第１層間絶縁膜１１が形成され
る。第１層間絶縁膜１１を貫通してＳｉ選択エピ成長パ
ッド９の上面に達する第１のコンタクト孔Ｐ１が形成さ
れる。これらの第１のコンタクト孔の口径は０．２０μ
ｍ程度であり、フォト・リソグラフィ工程においてアラ
イメントずれによって、例えば、図６（ａ）、（ｂ）の
ように左側に６０ｎｍ程度位置ずれして、Ｓｉ選択エピ
成長パッド９の上面からはみ出してゲート電極５にかか
った場合でも、シリコン窒化膜６がエッチングストッパ
となって第１のコンタクト孔Ｐ１がゲート電極５に達す
ることはない。次に、例えばＣＶＤ法により膜厚３００
ｎｍ程度のＮ型多結晶シリコン膜を堆積した後、エッチ
バックをおこなって第１のコンタクト孔にＮ型多結晶シ
リコン膜を埋め込むことによって第１コンタクトプラグ
１２が形成される。そして、例えばスパッタリングによ
り膜厚１２０ｎｍ程度のタングステン・シリサイド膜等
からなる導電体膜が形成され、この導電体膜がパターニ
ングされてビット線１３が形成される（図７）。続い
て、平坦な上面を有する酸化シリコン系絶縁膜からなる
第２層間絶縁膜１４が形成される。第１および第２層間
絶縁膜１１、１４を貫通してＳｉ選択エピ成長パッド９
上面に達する第２のコンタクト孔Ｐ２が形成される。第
２のコンタクト孔の口径も０．２０μｍ程度であり、フ
ォト・リソグラフィ工程においてアライメントずれが大
きくても、第１のコンタクト孔Ｐ１と同様にゲート電極
５に達することはない。次に、例えばＮ型多結晶シリコ
ン膜等の導電体膜からなる第２コンタクトプラグ１５に
より、第２のコンタクト孔Ｐ２が充填される。全面に膜
厚８００ｎｍ程度のＮ型多結晶シリコンが形成され、こ
れがパターニングされて容量下部電極１６が形成され
る。例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜）からな
る容量絶縁膜１７が形成され、例えば膜厚１５０ｎｍの
Ｎ型多結晶シリコン膜からなる容量上部電極１８が形成
されると、本発明によるＤＲＡＭが完成する。
成、ＢＰＳＧ膜の形成、ＢＰＳＧ膜のリフロー、ＢＰＳ
Ｇ膜のＣＭＰ等が行われ、平坦な上面を有するシリコン
酸化膜系絶縁膜からなる第１層間絶縁膜１１が形成され
る。第１層間絶縁膜１１を貫通してＳｉ選択エピ成長パ
ッド９の上面に達する第１のコンタクト孔Ｐ１が形成さ
れる。これらの第１のコンタクト孔の口径は０．２０μ
ｍ程度であり、フォト・リソグラフィ工程においてアラ
イメントずれによって、例えば、図６（ａ）、（ｂ）の
ように左側に６０ｎｍ程度位置ずれして、Ｓｉ選択エピ
成長パッド９の上面からはみ出してゲート電極５にかか
った場合でも、シリコン窒化膜６がエッチングストッパ
となって第１のコンタクト孔Ｐ１がゲート電極５に達す
ることはない。次に、例えばＣＶＤ法により膜厚３００
ｎｍ程度のＮ型多結晶シリコン膜を堆積した後、エッチ
バックをおこなって第１のコンタクト孔にＮ型多結晶シ
リコン膜を埋め込むことによって第１コンタクトプラグ
１２が形成される。そして、例えばスパッタリングによ
り膜厚１２０ｎｍ程度のタングステン・シリサイド膜等
からなる導電体膜が形成され、この導電体膜がパターニ
ングされてビット線１３が形成される（図７）。続い
て、平坦な上面を有する酸化シリコン系絶縁膜からなる
第２層間絶縁膜１４が形成される。第１および第２層間
絶縁膜１１、１４を貫通してＳｉ選択エピ成長パッド９
上面に達する第２のコンタクト孔Ｐ２が形成される。第
２のコンタクト孔の口径も０．２０μｍ程度であり、フ
ォト・リソグラフィ工程においてアライメントずれが大
きくても、第１のコンタクト孔Ｐ１と同様にゲート電極
５に達することはない。次に、例えばＮ型多結晶シリコ
ン膜等の導電体膜からなる第２コンタクトプラグ１５に
より、第２のコンタクト孔Ｐ２が充填される。全面に膜
厚８００ｎｍ程度のＮ型多結晶シリコンが形成され、こ
れがパターニングされて容量下部電極１６が形成され
る。例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜）からな
る容量絶縁膜１７が形成され、例えば膜厚１５０ｎｍの
Ｎ型多結晶シリコン膜からなる容量上部電極１８が形成
されると、本発明によるＤＲＡＭが完成する。
【００１４】このように、本発明によれば、ゲート電極
５上に形成する絶縁膜の膜厚を厚くすることによって、
ゲート電極とゲート電極上の絶縁膜との側面に形成され
る絶縁膜の側壁を基板主面に対して垂直な角度を有する
高さをＳｉ選択エピ成長パッドの高さより高くする。Ｓ
ｉ選択エピ成長パッドの上面は基板主面と同じ結晶面方
位を保持して所望の膜厚まで成長が行われる。その結
果、Ｓｉ選択エピ成長パッド上面の高さはゲート電極の
上面の高さより十分高くなり、所望の性能を有するパッ
ドの形成が可能になる。
５上に形成する絶縁膜の膜厚を厚くすることによって、
ゲート電極とゲート電極上の絶縁膜との側面に形成され
る絶縁膜の側壁を基板主面に対して垂直な角度を有する
高さをＳｉ選択エピ成長パッドの高さより高くする。Ｓ
ｉ選択エピ成長パッドの上面は基板主面と同じ結晶面方
位を保持して所望の膜厚まで成長が行われる。その結
果、Ｓｉ選択エピ成長パッド上面の高さはゲート電極の
上面の高さより十分高くなり、所望の性能を有するパッ
ドの形成が可能になる。
【００１５】特に、本発明をＤＲＡＭに適用した場合、
メモリセルのワード配線でもあるゲート電極に対し、ビ
ット線および容量下部電極と拡散層とを接続するコンタ
クトを自己整合的に形成することが可能となり、その結
果、高密度ＤＲＡＭの製造歩留まりが向上する。 （第２の具体例）図８から図１５は、本発明の第２の具
体例における半導体装置の製造方法を順を追って示した
断面図である。第１の具体例と異なる点についてのみ説
明する。ゲート電極５上には、膜厚５０ｎｍの第１のシ
リコン酸化膜３１と膜厚２５０ｎｍの第１のシリコン窒
化膜６との積層構造となっている。ゲート電極５および
ゲート電極上の絶縁膜の側面に形成される絶縁膜は、第
２のシリコン酸化膜３２となる。Ｓｉ選択エピ成長層を
堆積した後に、第２のシリコン酸化膜３２の一部を除去
する（図１１（ｂ））。
メモリセルのワード配線でもあるゲート電極に対し、ビ
ット線および容量下部電極と拡散層とを接続するコンタ
クトを自己整合的に形成することが可能となり、その結
果、高密度ＤＲＡＭの製造歩留まりが向上する。 （第２の具体例）図８から図１５は、本発明の第２の具
体例における半導体装置の製造方法を順を追って示した
断面図である。第１の具体例と異なる点についてのみ説
明する。ゲート電極５上には、膜厚５０ｎｍの第１のシ
リコン酸化膜３１と膜厚２５０ｎｍの第１のシリコン窒
化膜６との積層構造となっている。ゲート電極５および
ゲート電極上の絶縁膜の側面に形成される絶縁膜は、第
２のシリコン酸化膜３２となる。Ｓｉ選択エピ成長層を
堆積した後に、第２のシリコン酸化膜３２の一部を除去
する（図１１（ｂ））。
【００１６】その結果、ゲート電極の周りは全てシリコ
ン酸化膜で覆われることになる。第１の具体例では、シ
リコン窒化膜であった。この材質の違いは、以下の点で
ある。シリコン酸化膜とシリコン窒化膜の比誘電率はそ
れぞれ約４と約８である。その結果、ゲート電極５とＳ
ｉ選択エピ成長パッド９との間の寄生容量は、第２の具
体例のほうが小さくなる。その結果、第２の具体例のほ
うがビット線寄生容量が小さくなり、ＤＲＡＭ動作マー
ジンが増加する。また、ＭＯＳＦＥＴの側面スペーサと
しての材質も異なることになり、ホットキャリア耐性を
比較すると第２の具体例のほうが高い耐性を示す。
ン酸化膜で覆われることになる。第１の具体例では、シ
リコン窒化膜であった。この材質の違いは、以下の点で
ある。シリコン酸化膜とシリコン窒化膜の比誘電率はそ
れぞれ約４と約８である。その結果、ゲート電極５とＳ
ｉ選択エピ成長パッド９との間の寄生容量は、第２の具
体例のほうが小さくなる。その結果、第２の具体例のほ
うがビット線寄生容量が小さくなり、ＤＲＡＭ動作マー
ジンが増加する。また、ＭＯＳＦＥＴの側面スペーサと
しての材質も異なることになり、ホットキャリア耐性を
比較すると第２の具体例のほうが高い耐性を示す。
【００１７】
【発明の効果】本発明に係る半導体装置の製造方法は、
上述のように構成したので、シリコン単結晶を半導体基
板面に対して垂直な方向に異方性成長させることでパッ
ドを形成する際、精度良く異方性成長させることができ
るから、従来のように隣接するパッドが接触したり、パ
ッドの高さが不足する等の不具合がなくなり、歩留まり
が向上する。
上述のように構成したので、シリコン単結晶を半導体基
板面に対して垂直な方向に異方性成長させることでパッ
ドを形成する際、精度良く異方性成長させることができ
るから、従来のように隣接するパッドが接触したり、パ
ッドの高さが不足する等の不具合がなくなり、歩留まり
が向上する。
【００１８】更に、ゲート電極をシリコン酸化膜で覆う
構成とすることで、ビット線寄生容量を小さくして、Ｄ
ＲＡＭ動作マージンを大きくすることができる。
構成とすることで、ビット線寄生容量を小さくして、Ｄ
ＲＡＭ動作マージンを大きくすることができる。
【図１】本発明に係る半導体装置の製造の第１の具体例
の各工程を説明する図である。
の各工程を説明する図である。
【図２】図１の続く工程を説明する図である。
【図３】図２の続く工程を説明する図である。
【図４】図３の続く工程を説明する図である。
【図５】図４の続く工程を説明する図である。
【図６】図５の続く工程を説明する図である。
【図７】図６の続く工程を説明する図である。
【図８】本発明の第２の具体例の各工程を説明する図で
ある。
ある。
【図９】図８の続く工程を説明する図である。
【図１０】図９の続く工程を説明する図である。
【図１１】図１０の続く工程を説明する図である。
【図１２】図１１の続く工程を説明する図である。
【図１３】図１２の続く工程を説明する図である。
【図１４】図１３の続く工程を説明する図である。
【図１５】図１４の続く工程を説明する図である。
【図１６】図１５の続く工程を説明する図である。
【図１７】従来技術を説明する図である。
【図１８】従来技術を説明する図である。
【図１９】従来技術を説明する図である。
【図２０】従来技術を説明する図である。
１ シリコン基板 ２ 素子分離絶縁膜 ３ 素子領域 ５ ゲート電極 ６、１０ シリコン窒化膜 ８ シリコン窒化膜（側壁） ８ａ 側壁の垂直な部分 ８ｂ 側壁の端部の丸みを帯びた部分 ７ 拡散層 ９ パッド １２ コンタクトプラグ ３１ シリコン酸化膜 ３２ シリコン酸化膜（側壁）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872
Claims (6)
- 【請求項１】 半導体基板上にゲート電極が設けられ、
このゲート電極上に第１の絶縁膜が形成され、前記ゲー
ト電極及び前記第１の絶縁膜の側面が第２の絶縁膜から
成る側壁で覆われ、前記ゲート電極の両側で前記半導体
基板の表面に形成した拡散層領域上で、且つ、前記側壁
に挟まれた領域内にシリコン単結晶を半導体基板面に対
して垂直な方向に異方性成長させることでパッドを形成
する半導体装置の製造方法において、 前記シリコン単結晶の異方性成長は、前記側壁が垂直な
部分でのみ成長させることを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記第２の絶縁膜はシリコン酸化膜であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第１の絶縁膜は、前記ゲート電極上
にシリコン酸化膜を堆積させる第１の工程と、 前記シリコン酸化膜上にシリコン窒化膜を堆積させる第
２の工程と、 を経て形成されることを特徴とする請求項２記載の半導
体装置の製造方法。 - 【請求項４】 前記側壁はゲート電極を覆うように第２
の絶縁膜を半導体基板上に堆積させた後、エッチバック
して前記側壁を形成するものであり、ゲート電極の膜厚
ＧＴ、ゲート電極上の第１の絶縁膜の高さをＩＴ、エッ
チバックの際膜減りするゲート電極上の第１の絶縁膜の
膜厚をＥＩ、選択成長させるパッドの高さをＳＥとした
とき、ＳＥ＜ＧＴ＋ＩＴ−ＥＩの関係が成立するように
前記シリコン単結晶を成長させることを特徴とする請求
項１乃至３の何れかに記載の半導体装置の製造方法。 - 【請求項５】 前記シリコン単結晶の成長を停止した時
点では、パッドの高さは前記ゲート電極の膜厚よりも大
であることを特徴とする請求項１乃至４の何れかに記載
の半導体装置の製造方法。 - 【請求項６】 前記半導体装置はＤＲＡＭであることを
特徴とする請求項１乃至５の何れかに記載の半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12554698A JP3219051B2 (ja) | 1998-05-08 | 1998-05-08 | 半導体装置の製造方法 |
| US09/304,591 US6235575B1 (en) | 1998-05-08 | 1999-05-04 | Semiconductor device and method for manufacturing same |
| KR1019990016249A KR100316578B1 (ko) | 1998-05-08 | 1999-05-07 | 반도체 장치 및 그 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12554698A JP3219051B2 (ja) | 1998-05-08 | 1998-05-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330233A JPH11330233A (ja) | 1999-11-30 |
| JP3219051B2 true JP3219051B2 (ja) | 2001-10-15 |
Family
ID=14912884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12554698A Expired - Lifetime JP3219051B2 (ja) | 1998-05-08 | 1998-05-08 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6235575B1 (ja) |
| JP (1) | JP3219051B2 (ja) |
| KR (1) | KR100316578B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4260275B2 (ja) * | 1999-03-18 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6440794B1 (en) * | 1999-05-28 | 2002-08-27 | International Business Machines Corporation | Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique |
| KR100351454B1 (ko) * | 1999-12-31 | 2002-09-09 | 주식회사 하이닉스반도체 | 선택적 에피택셜 성장 공정을 이용한 반도체 장치의제조방법 |
| KR100327596B1 (ko) * | 1999-12-31 | 2002-03-15 | 박종섭 | Ｓｅｇ 공정을 이용한 반도체소자의 콘택 플러그 제조방법 |
| KR100364798B1 (ko) * | 2000-04-03 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 제조 방법 |
| US6352903B1 (en) * | 2000-06-28 | 2002-03-05 | International Business Machines Corporation | Junction isolation |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| KR100449321B1 (ko) * | 2001-12-24 | 2004-09-18 | 동부전자 주식회사 | 반도체소자의 제조방법 |
| DE10212914A1 (de) * | 2002-03-22 | 2003-10-16 | Infineon Technologies Ag | Herstellungsverfahren für einen Kontakt in einer Halbleiterstruktur und entsprechender Kontakt |
| WO2003105206A1 (en) * | 2002-06-10 | 2003-12-18 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| KR100475084B1 (ko) * | 2002-08-02 | 2005-03-10 | 삼성전자주식회사 | Ｄｒａｍ 반도체 소자 및 그 제조방법 |
| US6978407B2 (en) * | 2003-05-27 | 2005-12-20 | Lsi Logic Corporation | Method and architecture for detecting random and systematic transistor degradation for transistor reliability evaluation in high-density memory |
| JP2005011892A (ja) * | 2003-06-17 | 2005-01-13 | Matsushita Electric Ind Co Ltd | Ｌｓｉの設計マージンの設定方法 |
| CN100552921C (zh) * | 2005-01-24 | 2009-10-21 | 斯班逊有限公司 | 半导体装置及其制造方法 |
| JP4575274B2 (ja) * | 2005-10-31 | 2010-11-04 | 富士通セミコンダクター株式会社 | パターンレイアウト、レイアウトデータの生成方法及び半導体装置 |
| JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283419A (ja) | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| US5212112A (en) * | 1991-05-23 | 1993-05-18 | At&T Bell Laboratories | Selective epitaxy of silicon in silicon dioxide apertures with suppression of unwanted formation of facets |
| US5212110A (en) * | 1992-05-26 | 1993-05-18 | Motorola, Inc. | Method for forming isolation regions in a semiconductor device |
| JP3782119B2 (ja) * | 1992-07-17 | 2006-06-07 | 株式会社東芝 | 半導体記憶装置 |
| KR0151012B1 (ko) * | 1994-11-30 | 1998-10-01 | 김광호 | 매몰 비트라인 디램 셀 및 제조방법 |
| US5768308A (en) * | 1994-12-19 | 1998-06-16 | Northern Telecom Limited | System for TDMA mobile-to-mobile VSELP codec bypass |
| JP3003598B2 (ja) * | 1995-11-22 | 2000-01-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2848299B2 (ja) | 1995-12-21 | 1999-01-20 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5792703A (en) * | 1996-03-20 | 1998-08-11 | International Business Machines Corporation | Self-aligned contact wiring process for SI devices |
| US5710074A (en) * | 1996-10-18 | 1998-01-20 | Vanguard International Semiconductor Corporation | Increased surface area of an STC structure via the use of a storage node electrode comprised of polysilicon mesas and polysilicon sidewall spacers |
| KR100239414B1 (ko) * | 1996-11-07 | 2000-01-15 | 김영환 | 반도체 소자의 제조방법 |
| US6060746A (en) * | 1997-02-11 | 2000-05-09 | International Business Machines Corporation | Power transistor having vertical FETs and method for making same |
-
1998
- 1998-05-08 JP JP12554698A patent/JP3219051B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-04 US US09/304,591 patent/US6235575B1/en not_active Expired - Lifetime
- 1999-05-07 KR KR1019990016249A patent/KR100316578B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990088092A (ko) | 1999-12-27 |
| KR100316578B1 (ko) | 2001-12-12 |
| JPH11330233A (ja) | 1999-11-30 |
| US6235575B1 (en) | 2001-05-22 |
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