JPH11330233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
な方向に異方性成長させることでパッドを形成する際、
精度良く異方性成長させるようにした半導体装置の製造
方法を提供する。 【解決手段】 半導体基板1上にゲート電極5が設けら
れ、このゲート電極5上に絶縁膜6が形成され、前記ゲ
ート電極5の側壁が絶縁膜8で覆われ、前記ゲート電極
5の両側で前記半導体基板1の表面に形成した拡散領域
7上で、且つ、前記側壁8、8に挟まれた領域内にシリ
コン単結晶を半導体基板1面に対して垂直な方向に異方
性成長させることでパッド9を形成する半導体装置の製
造方法において、前記シリコン単結晶の異方性成長は、
前記側壁8が垂直な部分8aでのみ成長させることを特
徴とする。
Description
方法に係わり、特に、DRAMに好適な半導体装置その
製造方法に関する。
で増加する、いわゆる世代交代が行われている。そのた
めに、最小設計寸法は、世代ごとに0.7倍に縮小され
る。情報を蓄えるメモリセルの面積は、世代ごとに0.
4倍に縮小される。メモリセルのレイアウトを変えるこ
となく単純縮小するならば、0.7倍の二乗である0.
5倍程度になるはずである。しかし、実際にはさらに縮
小された0.4倍となっている。これを実現するには、
メモリセルのレイアウトを変更する必要がある。その一
つの方法として配線と配線間を貫通するコンタクトとの
設計マージンを縮小する必要をきたした。配線とコンタ
クトの設計マージンを縮小して従来と同じ方法でコンタ
クトを形成すれば、リソグラフィー工程における位置合
わせなどにおける製造バラツキによって、配線とコンタ
クトが接触し歩留まりを低下させる。そこで、配線とコ
ンタクトのマージンが小さくなった場合でも、接触させ
ないようなコンタクトの形成方法、いわゆる自己整合コ
ンタクト法が提案されてきた。その一つの方法として、
本発明者による特願平09−174724号を出願し
た。以下、従来方法と呼ぶ。しかし、その後の実験によ
って、さらに小さなメモリセルに従来方法を適用した場
合に、問題点が生じた。その問題点を図16から図20
を用いて説明する。ゲート電極5上には、CVD法によ
り堆積された膜厚100nmの第1のシリコン窒化膜4
1が形成されている。そして、CVDにより全面に膜厚
50nmの第2シリコン窒化膜が堆積し、異方性エッチ
ングによりエッチバックすることで、ゲート電極5およ
び第1のシリコン窒化膜41の側面にのみ第2のシリコ
ン窒化膜42が残る。その結果、ゲート電極5の表面
は、すべて絶縁膜で被覆されたことになる。この時、エ
ッチバックによって第1のシリコン窒化膜41が膜減り
して70nm程度とな。ここで注意すべきことは、第2
のシリコン窒化膜42の形状である。ゲート電極5の側
面では、第2のシリコン窒化膜42の側面はゲート電極
5側面と同様に基板主面に対して垂直となっている。一
方、第1のシリコン窒化膜41の側面では、上部が片落
ちした丸みをおびた形状となる。又、P型シリコン基板
1表面に形成されたN型拡散層7の表面のみが露出して
いる。この露出した表面にのみ選択的にシリコン単結晶
を基板主面に対して垂直な方向にのみ異方性成長させる
ことで、シリコン選択エピ成長パッドが形成される。こ
のシリコン選択エピ成長パッドを形成する場合に問題点
が生じる。異方性成長とは、基板主面に垂直な方向(縦
方向)にのみ成長するが、基板主面に平行な方向(横方
向)には成長しないことである。図18を参照して説明
する。先ず、成長初期段階(以下、第1段階とする)を
考える。図18(a)の平面図からワード線は上下方向
に形成されている。したがって、図18(b)の断面図
における横方向は、第2のシリコン窒化膜42が壁とな
って、横方向に広がることはない。一方、図18(c)
の断面図における横方向は、ワード線が存在しないため
に、第1段階においても横方向に成長することは可能で
ある。シリコン選択エピタキシャル成長が等方的な成長
であるならば、あらゆる方向にシリコン選択エピ成長パ
ッドが広がる。等方性成長では、素子分離絶縁膜2上に
おいて隣同士のシリコン選択エピ成長パッドが接触す
る。この接触を回避する成長方法が異方性成長であり、
図18(c)のように横方向に障害物がない場合でも成
長速度が著しく小さいことである。この異方性成長は、
以下のようにして実現させる。すなわち、P型シリコン
基板1主面の結晶面方位を(100)面とし、ワード線
に垂直あるいは平行な方向の結晶面方位を(110)面
とする。Si成長の原料ガスであるジ・シランの流量を
等方性成長条件である10sccmから2sccmに減
少させることで、(100)面に対する(110)面の
成長速度が、1/20程度になる。このような成長段階
を定義すると、基板主面に対して垂直な形状を維持する
高さまでの成長、即ち、Si選択エピ成長パッドが図1
8の符号43まで成長するまでを第1段階とする。第2
段階とは、第1段階の次にくる成長段階であり、第2の
シリコン窒化膜の側面が丸みをおびた肩の領域にさしか
かるとき以降である。この肩の領域では、図19(b)
に示すように徐々に横方向への広がりが可能となるとき
である。肩の部分は徐々に角度が変わるだけに、成長端
の結晶面方位が(110)方向から(111)方向に徐
々に変化することをも意味する。この成長端における結
晶面方位の変化としては、(100)面に代わって(1
11)面あるいは(311)面といったファセット面4
5が現れる。これらのファセット面は、(110)面と
同様に、(100)面の成長速度に対して成長速度が遅
いために、Si選択エピ成長パッド第2段階44の高さ
方向の成長が抑制される。したがって、成長高さは成長
時間によって制御することができないばかりか必要とさ
れる高さまで成長すること自体が困難となる。無理に成
長を進めようとして、異方性成長の弱い条件を用いる
と、図20(c)に示すように、素子分離絶縁膜2上に
広がって、隣どうしが接触する。また、図19に示した
第2段階で成長をやめて、引き続き従来方法に従ったコ
ンタクトを形成しようとしても、Si選択エピ成長パッ
ド第2段階44の高さが低いために、図5に示すような
構造を得ることはできないという課題があった。
した従来技術の欠点を改良し、特に、シリコン単結晶を
半導体基板面に対して垂直な方向に異方性成長させるこ
とでパッドを形成する際、精度良く異方性成長させるよ
うにした新規な半導体装置の製造方法を提供するもので
ある。
小さくして、DRAM動作マージンを大きくした半導体
装置の製造方法を提供するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の製造方法の第1態様は、半導体基板上にゲー
ト電極が設けられ、このゲート電極上に絶縁膜が形成さ
れ、前記ゲート電極の側壁が絶縁膜で覆われ、前記ゲー
ト電極の両側で前記半導体基板の表面に形成した拡散領
域上で、且つ、前記側壁に挟まれた領域内にシリコン単
結晶を半導体基板面に対して垂直な方向に異方性成長さ
せることでパッドを形成する半導体装置の製造方法にお
いて、前記シリコン単結晶の異方性成長は、前記側壁が
垂直な部分でのみ成長させることを特徴とするものであ
り、又、第2態様は、前記絶縁膜はシリコン酸化膜であ
ることを特徴とするものである。
膜は、前記ゲート電極上にシリコン酸化膜を堆積させる
第1の工程と、前記シリコン酸化膜上にシリコン窒化膜
を堆積させる第2の工程と、を経て形成されることを特
徴とするものであり、又、第4態様は、前記側壁はゲー
ト電極を覆うように半導体基板上に堆積させた後、エッ
チバックして前記側壁を形成するものであり、ゲート電
極の膜厚GT、ゲート電極上の絶縁膜の高さをIT、エ
ッチバックの際膜減りするゲート電極上の絶縁膜の膜厚
をEI、選択成長させるパッドの高さをSEとしたと
き、SE<GT+IT−EIの関係が成立するように前
記シリコン単結晶を成長させることを特徴とするもので
あり、又、第5態様は、前記シリコン単結晶の成長を停
止した時点では、パッドの高さは前記ゲート電極の膜厚
よりも大であることを特徴とするものであり、又、第6
態様は、前記半導体装置はDRAMであることを特徴と
するものである。
リセル内のコンタクトを自己整合的に形成する方法にお
いて、メモリセルMOSFETのソース・ドレインとな
る拡散層上にのみ選択的に単結晶シリコンを成長するこ
とによるコンタクトパッドの形成とコンタクトパッド以
外の表面をエッチストップ膜で埋め込むことを組み合わ
せた半導体装置の製造方法を提案するものである。
の従来例とを比較して簡単に説明する。従来例では、ゲ
ート電極5上面の第1のシリコン窒化膜41の膜厚は7
0nmと薄い。一方、本発明のゲート電極5上の第1の
シリコン窒化膜6の膜厚は、300nmと厚い。本発明
の場合は、Si選択エピ成長パッド9の成長高さを30
0nm成長しても、Si選択エピ成長パッド9の高さ
は、ゲート電極5と第1のシリコン窒化膜6の合計の高
さより十分低い。その結果、Si選択エピ成長パッド9
の成長上面は、基板主面と同じ結晶面方位を維持して成
長するため、Si選択エピ成長パッド9の必要とされる
高さ300nmの高さは、成長時間によって制御するこ
とができる。他方、従来例では、成長途中で基板主面と
異なるファセット面45が現れて、成長が抑制される。
本発明では、この欠点を回避するものである。
法の具体例を図面を参照しながら詳細に説明する。図1
〜図7は、本発明に係わる半導体装置の具体例の構造を
示す図であって、これらの図には、半導体基板1上にゲ
ート電極5が設けられ、このゲート電極5上に絶縁膜6
が形成され、前記ゲート電極5の側壁が絶縁膜8で覆わ
れ、前記ゲート電極5の両側で前記半導体基板1の表面
に形成した拡散領域7上で、且つ、前記側壁8、8に挟
まれた領域内にシリコン単結晶を半導体基板1面に対し
て垂直な方向に異方性成長させることでパッド9を形成
する半導体装置の製造方法において、前記シリコン単結
晶の異方性成長は、前記側壁8が垂直な部分8aでのみ
成長させることを特徴とする半導体装置の製造方法が示
されている。
8bにおいては、シリコン単結晶を成長させないように
したものである。次に、本発明を更に詳細に説明する。 (第1の具体例)図1から図7は、本発明の第1の具体
例における半導体装置の製造方法を順を追って示した断
面図である。(100)からなる主表面を有し、5Ω・
cm程度の比抵抗からなる<110>方向の辺からなる
オリエンテーション・プラットを有するシリコン・ウェ
ハからなるP型シリコン基板1の主表面に通常のトレン
チ分離法より形成されたシリコン酸化膜からなる素子分
離絶縁膜2により区画された素子領域3が形成されてい
る。素子領域3を形成する各辺の方向は、オリエンテー
ション・フラットに平行および垂直な方向の辺によりな
り、各辺のP型シリコン基板1主面に対する結晶学的な
方向は<110>となっている。それぞれの素子領域3
はT字型の姿態を有してP型シリコン基板1の主表面に
規則的に配置されている。素子領域3の表面には熱酸化
により膜厚6.5nm程度のゲート酸化膜4が形成され
る。次に、例えばジ・クロル・シラン、ホスフィンをそ
れぞれ原料ガス、ドーピング・ガスに用いた700℃程
度のCVD法により、全面に膜厚50nm程度のN型多
結晶シリコン膜(図に明示せず)が形成される。さら
に、スパッタリングにより全面に膜厚100nm程度の
タングステン・シリサイド膜(図に明示せず)が形成さ
れる。さらにまた、CVD法により、全面に膜厚300
nm程度のシリコン窒化膜が形成される。これらのシリ
コン窒化膜、タングステン・シリサイド膜およびN型多
結晶シリコン膜が順次異方性エッチングによりパターニ
ングされ、タングステン・ポリサイド膜(N型多結晶シ
リコン膜とタングステン・シリサイド膜との積層膜)か
らなる膜厚150nm程度のゲート電極5とこのゲート
電極5の上面を選択的に覆う膜厚300nm程度の第1
のシリコン窒化膜6とが形成される。例えば30keV
で2×1013cm-2程度の燐のイオン注入等により、素
子分離絶縁膜2およびゲート電極4に自己整合的に、素
子領域2の表面にN型拡散層7が形成される。N型拡散
層7の接合の深さは100nm程度である。N型拡散層
7の幅は0.22μm(220nm)程度であり、隣接
するN型拡散層7の間隔は0.18μm(180nm)
程度である。膜厚50nm程度の第2のシリコン窒化膜
がCVDにより全面に形成される。フルオロ・カーボン
系のエッチング・ガスを用いた異方性エッチングによる
エッチ・バックが行われ側面にのみ残るように第2のシ
リコン窒化膜8が形成される。このエッチ・バックにお
いて、第1のシリコン窒化膜6もエッチングに曝される
ことになり、第1のシリコン窒化膜6の膜厚は280n
m程度になる。また、第2のシリコン窒化膜8および素
子分離絶縁膜2に自己整合的に、N型拡散層7の表面の
ゲート酸化膜4が除去されて、これらの部分のN型拡散
層7の表面が露出される。
拡散層7露出面に形成された自然酸化膜を除去した後、
例えば625℃の温度、1×10-2(Pa)程度の圧
力、2.0sccm程度の流量のジ・シランと0.2s
ccm程度の流量の(1%のホスフィンが水素により希
釈されてなる)ドーピング・ガスとによる異方性選択エ
ピタキシャル成長により、N型拡散層7の上記露出面に
自己整合的に高さ(膜厚)が300nm程度のSi選択
エピ成長パッド9が形成される。この条件のもとでは、
単結晶シリコン層の(100)面の<100>方向への
成長速度は10nm/min程度である。このとき、素
子分離絶縁膜2等のシリコン酸化膜表面に交叉する(単
結晶シリコン層の)(110)面の<110>方向への
成長速度は(100)面の<100>方向への成長速度
の1/20程度である。素子分離絶縁膜2および第2の
シリコン窒化膜8に自己整合的に形成されたN型拡散層
7の露出面が<110>方向の辺に囲まれてなることか
ら、これらSi選択エピ成長パッドは主としてP型シリ
コン基板1の主表面に垂直な<100>方向に選択的に
成長する。上記異方性選択エピタキシャル成長法は、5
00℃〜800℃の範囲の成長温度、1×10-3Pa〜
5×10-2Paの範囲の圧力で行うのが好ましい。成長
温度が500℃より低いと単結晶シリコンが得られなく
なり、成長温度が800℃より高いと燐等の導電性不純
物のドーピングが困難になる。また、圧力がこの範囲か
らずれると「異方性」成長が困難になる。この「異方
性」の選択性は成長温度の上昇、ジ・シランの流量の減
少に伴って高くなる。原料ガスとしてジ・シランの代り
にモノ・シラン(SiH4 )を用いても単結晶シリコン
層の異方性選択エピタキシャル成長は可能であるが、こ
のときの成長温度はジ・シランを用いる場合より80℃
〜100℃程度高温側にシフトする。なお、原料ガスと
してジ・クロル・シランを用いても単結晶シリコン層の
異方性選択エピタキシャル成長は可能であるが、この場
合にはファセットが多発するという不具合がある。成長
膜厚が、400nmを超えると、第2のシリコン窒化膜
8の肩の部分8bに達し、ファセットが発生するという
不具合がある。
膜厚200nmの第3のシリコン窒化膜10を表面に堆
積する。次に、化学的機械的研磨(CMP)により、第
3のシリコン窒化膜10、第2のシリコン窒化膜8およ
び第1のシリコン窒化膜6の一部を研磨する。研磨の程
度は、ゲート電極5の表面は決して露出することなく、
且つ、Si選択エピ成長パッド9の上面が露出する程度
である。露出したSi選択エピ成長パッド9以外の表面
は、第3のシリコン窒化膜10、第2のシリコン窒化膜
8および第1のシリコン窒化膜6からなるシリコン窒化
膜である。
成、BPSG膜の形成、BPSG膜のリフロー、BPS
G膜のCMP等が行われ、平坦な上面を有するシリコン
酸化膜系絶縁膜からなる第1層間絶縁膜11が形成され
る。第1層間絶縁膜11を貫通してSi選択エピ成長パ
ッド9の上面に達する第1のコンタクト孔P1が形成さ
れる。これらの第1のコンタクト孔の口径は0.20μ
m程度であり、フォト・リソグラフィ工程においてアラ
イメントずれによって、例えば、図6(a)、(b)の
ように左側に60nm程度位置ずれして、Si選択エピ
成長パッド9の上面からはみ出してゲート電極5にかか
った場合でも、シリコン窒化膜6がエッチングストッパ
となって第1のコンタクト孔P1がゲート電極5に達す
ることはない。次に、例えばCVD法により膜厚300
nm程度のN型多結晶シリコン膜を堆積した後、エッチ
バックをおこなって第1のコンタクト孔にN型多結晶シ
リコン膜を埋め込むことによって第1コンタクトプラグ
12が形成される。そして、例えばスパッタリングによ
り膜厚120nm程度のタングステン・シリサイド膜等
からなる導電体膜が形成され、この導電体膜がパターニ
ングされてビット線13が形成される(図7)。続い
て、平坦な上面を有する酸化シリコン系絶縁膜からなる
第2層間絶縁膜14が形成される。第1および第2層間
絶縁膜11、14を貫通してSi選択エピ成長パッド9
上面に達する第2のコンタクト孔P2が形成される。第
2のコンタクト孔の口径も0.20μm程度であり、フ
ォト・リソグラフィ工程においてアライメントずれが大
きくても、第1のコンタクト孔P1と同様にゲート電極
5に達することはない。次に、例えばN型多結晶シリコ
ン膜等の導電体膜からなる第2コンタクトプラグ15に
より、第2のコンタクト孔P2が充填される。全面に膜
厚800nm程度のN型多結晶シリコンが形成され、こ
れがパターニングされて容量下部電極16が形成され
る。例えばONO膜(酸化膜−窒化膜−酸化膜)からな
る容量絶縁膜17が形成され、例えば膜厚150nmの
N型多結晶シリコン膜からなる容量上部電極18が形成
されると、本発明によるDRAMが完成する。
5上に形成する絶縁膜の膜厚を厚くすることによって、
ゲート電極とゲート電極上の絶縁膜との側面に形成され
る絶縁膜の側壁を基板主面に対して垂直な角度を有する
高さをSi選択エピ成長パッドの高さより高くする。S
i選択エピ成長パッドの上面は基板主面と同じ結晶面方
位を保持して所望の膜厚まで成長が行われる。その結
果、Si選択エピ成長パッド上面の高さはゲート電極の
上面の高さより十分高くなり、所望の性能を有するパッ
ドの形成が可能になる。
メモリセルのワード配線でもあるゲート電極に対し、ビ
ット線および容量下部電極と拡散層とを接続するコンタ
クトを自己整合的に形成することが可能となり、その結
果、高密度DRAMの製造歩留まりが向上する。 (第2の具体例)図8から図15は、本発明の第2の具
体例における半導体装置の製造方法を順を追って示した
断面図である。第1の具体例と異なる点についてのみ説
明する。ゲート電極5上には、膜厚50nmの第1のシ
リコン酸化膜31と膜厚250nmの第1のシリコン窒
化膜6との積層構造となっている。ゲート電極5および
ゲート電極上の絶縁膜の側面に形成される絶縁膜は、第
2のシリコン酸化膜32となる。Si選択エピ成長層を
堆積した後に、第2のシリコン酸化膜32の一部を除去
する(図11(b))。
ン酸化膜で覆われることになる。第1の具体例では、シ
リコン窒化膜であった。この材質の違いは、以下の点で
ある。シリコン酸化膜とシリコン窒化膜の比誘電率はそ
れぞれ約4と約8である。その結果、ゲート電極5とS
i選択エピ成長パッド9との間の寄生容量は、第2の具
体例のほうが小さくなる。その結果、第2の具体例のほ
うがビット線寄生容量が小さくなり、DRAM動作マー
ジンが増加する。また、MOSFETの側面スペーサと
しての材質も異なることになり、ホットキャリア耐性を
比較すると第2の具体例のほうが高い耐性を示す。
上述のように構成したので、シリコン単結晶を半導体基
板面に対して垂直な方向に異方性成長させることでパッ
ドを形成する際、精度良く異方性成長させることができ
るから、従来のように隣接するパッドが接触したり、パ
ッドの高さが不足する等の不具合がなくなり、歩留まり
が向上する。
構成とすることで、ビット線寄生容量を小さくして、D
RAM動作マージンを大きくすることができる。
の各工程を説明する図である。
ある。
Claims (6)
- 【請求項1】 半導体基板上にゲート電極が設けられ、
このゲート電極上に絶縁膜が形成され、前記ゲート電極
の側壁が絶縁膜で覆われ、前記ゲート電極の両側で前記
半導体基板の表面に形成した拡散領域上で、且つ、前記
側壁に挟まれた領域内にシリコン単結晶を半導体基板面
に対して垂直な方向に異方性成長させることでパッドを
形成する半導体装置の製造方法において、 前記シリコン単結晶の異方性成長は、前記側壁が垂直な
部分でのみ成長させることを特徴とする半導体装置の製
造方法。 - 【請求項2】 前記絶縁膜はシリコン酸化膜であること
を特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記ゲート電極上の絶縁膜は、 前記ゲート電極上にシリコン酸化膜を堆積させる第1の
工程と、 前記シリコン酸化膜上にシリコン窒化膜を堆積させる第
2の工程と、 を経て形成されることを特徴とする請求項2記載の半導
体装置の製造方法。 - 【請求項4】 前記側壁はゲート電極を覆うように半導
体基板上に堆積させた後、エッチバックして前記側壁を
形成するものであり、ゲート電極の膜厚GT、ゲート電
極上の絶縁膜の高さをIT、エッチバックの際膜減りす
るゲート電極上の絶縁膜の膜厚をEI、選択成長させる
パッドの高さをSEとしたとき、SE<GT+IT−E
Iの関係が成立するように前記シリコン単結晶を成長さ
せることを特徴とする請求項1乃至3の何れかに記載の
半導体装置の製造方法。 - 【請求項5】 前記シリコン単結晶の成長を停止した時
点では、パッドの高さは前記ゲート電極の膜厚よりも大
であることを特徴とする請求項1乃至4の何れかに記載
の半導体装置の製造方法。 - 【請求項6】 前記半導体装置はDRAMであることを
特徴とする請求項1乃至5の何れかに記載の半導体装
置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001298167A (ja) * | 2000-04-03 | 2001-10-26 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
KR100351454B1 (ko) * | 1999-12-31 | 2002-09-09 | 주식회사 하이닉스반도체 | 선택적 에피택셜 성장 공정을 이용한 반도체 장치의제조방법 |
JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4260275B2 (ja) * | 1999-03-18 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US6440794B1 (en) * | 1999-05-28 | 2002-08-27 | International Business Machines Corporation | Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique |
KR100327596B1 (ko) * | 1999-12-31 | 2002-03-15 | 박종섭 | Seg 공정을 이용한 반도체소자의 콘택 플러그 제조방법 |
US6352903B1 (en) * | 2000-06-28 | 2002-03-05 | International Business Machines Corporation | Junction isolation |
US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
KR100449321B1 (ko) * | 2001-12-24 | 2004-09-18 | 동부전자 주식회사 | 반도체소자의 제조방법 |
DE10212914A1 (de) * | 2002-03-22 | 2003-10-16 | Infineon Technologies Ag | Herstellungsverfahren für einen Kontakt in einer Halbleiterstruktur und entsprechender Kontakt |
US6946371B2 (en) * | 2002-06-10 | 2005-09-20 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
KR100475084B1 (ko) * | 2002-08-02 | 2005-03-10 | 삼성전자주식회사 | Dram 반도체 소자 및 그 제조방법 |
US6978407B2 (en) * | 2003-05-27 | 2005-12-20 | Lsi Logic Corporation | Method and architecture for detecting random and systematic transistor degradation for transistor reliability evaluation in high-density memory |
JP2005011892A (ja) * | 2003-06-17 | 2005-01-13 | Matsushita Electric Ind Co Ltd | Lsiの設計マージンの設定方法 |
CN100552921C (zh) * | 2005-01-24 | 2009-10-21 | 斯班逊有限公司 | 半导体装置及其制造方法 |
JP4575274B2 (ja) * | 2005-10-31 | 2010-11-04 | 富士通セミコンダクター株式会社 | パターンレイアウト、レイアウトデータの生成方法及び半導体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03283419A (ja) | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体装置およびその製造方法 |
US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
US5212112A (en) * | 1991-05-23 | 1993-05-18 | At&T Bell Laboratories | Selective epitaxy of silicon in silicon dioxide apertures with suppression of unwanted formation of facets |
US5212110A (en) * | 1992-05-26 | 1993-05-18 | Motorola, Inc. | Method for forming isolation regions in a semiconductor device |
JP3782119B2 (ja) * | 1992-07-17 | 2006-06-07 | 株式会社東芝 | 半導体記憶装置 |
KR0151012B1 (ko) * | 1994-11-30 | 1998-10-01 | 김광호 | 매몰 비트라인 디램 셀 및 제조방법 |
US5768308A (en) * | 1994-12-19 | 1998-06-16 | Northern Telecom Limited | System for TDMA mobile-to-mobile VSELP codec bypass |
JP3003598B2 (ja) * | 1995-11-22 | 2000-01-31 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2848299B2 (ja) | 1995-12-21 | 1999-01-20 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5792703A (en) * | 1996-03-20 | 1998-08-11 | International Business Machines Corporation | Self-aligned contact wiring process for SI devices |
US5710074A (en) * | 1996-10-18 | 1998-01-20 | Vanguard International Semiconductor Corporation | Increased surface area of an STC structure via the use of a storage node electrode comprised of polysilicon mesas and polysilicon sidewall spacers |
KR100239414B1 (ko) * | 1996-11-07 | 2000-01-15 | 김영환 | 반도체 소자의 제조방법 |
US6060746A (en) * | 1997-02-11 | 2000-05-09 | International Business Machines Corporation | Power transistor having vertical FETs and method for making same |
-
1998
- 1998-05-08 JP JP12554698A patent/JP3219051B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-04 US US09/304,591 patent/US6235575B1/en not_active Expired - Lifetime
- 1999-05-07 KR KR1019990016249A patent/KR100316578B1/ko not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100351454B1 (ko) * | 1999-12-31 | 2002-09-09 | 주식회사 하이닉스반도체 | 선택적 에피택셜 성장 공정을 이용한 반도체 장치의제조방법 |
JP2001298167A (ja) * | 2000-04-03 | 2001-10-26 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US7829419B2 (en) | 2006-06-26 | 2010-11-09 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
KR100316578B1 (ko) | 2001-12-12 |
KR19990088092A (ko) | 1999-12-27 |
US6235575B1 (en) | 2001-05-22 |
JP3219051B2 (ja) | 2001-10-15 |
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