JP2005011892A - Lsiの設計マージンの設定方法 - Google Patents
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Abstract
【課題】LSIを設計する際に過剰な設計マージンが設定されることを回避しながら、設定される設計マージンに実際のLSIの特徴を反映できるようにする。
【解決手段】LSIの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとして、回路モデル120に基づく回路シミュレーション(S105)を行なうことにより、LSIの遅延歩留まりと、製造ばらつきに対して設定されるディレイティングファクター(設計マージン)との関係を予測する。そして、予測された上記の関係に基づいて、LSIに要求される期待歩留まり121を満足する特定ディレイティングファクターを算出する(S109)。
【選択図】 図1
【解決手段】LSIの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとして、回路モデル120に基づく回路シミュレーション(S105)を行なうことにより、LSIの遅延歩留まりと、製造ばらつきに対して設定されるディレイティングファクター(設計マージン)との関係を予測する。そして、予測された上記の関係に基づいて、LSIに要求される期待歩留まり121を満足する特定ディレイティングファクターを算出する(S109)。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、ASIC(Application Specific IC)又はシステムLSI等の設計を行なう際、製造プロセス上のばらつきに起因する性能ばらつきを考慮するために用いる設計マージンの設定技術に関するものである。
【0002】
【従来の技術】
近年、製造技術の発達と共にトランジスタの微細化又は集積化が急速に向上してきたため、CMIS(Complementary Metal Insulator Semiconductor)半導体集積回路(以下、LSIと称する)のワンチップ上に様々な機能を実現できるようになった。このようなLSIを開発する際には、通常、設計余裕すなわち設計マージンが設けられる。設計マージンを設定する上で考慮すべきファクターには、回路特性に影響を与えるファクターとして、回路の動作環境である電圧及び温度だけでなく、製造時のばらつき又はゆらぎも含められる。このようなLSIの製造時のばらつき又はゆらぎにより生じる信号伝搬遅延について図19を用いて説明する。
【0003】
図19は、ASIC又はシステムLSI等に含まれる論理回路を複数の信号パスに分解した回路図である。
【0004】
図19に示すように、一般に、ASIC又はシステムLSI等に含まれる論理回路1の信号パスは、例えば一対のフリップフロップ2の間にN段(Nは自然数)の回路セル(第1の回路セル〜第Nの回路セル)3が含まれる信号パス4に分解できる。N段の回路セル3の各回路セルは、一般にインバータ、NAND又はNOR等の論理回路素子からなる。また、これらのインバータ等からなるN段の回路セル3は配線からなる信号パス4により接続されている。このような論理回路1を設計する際には、信号パス4によって接続されたN段の回路セル3を信号が伝搬することによって生じる信号伝搬遅延時間(以下、遅延時間と略する)が、論理回路1に入力されるクロック信号のサイクルタイム(多くの場合、動作周波数若しくはクロック周波数の逆数、又はそれらの整数倍の周期)に基づいて決まる所定の時間内に収まっていることを要求される。この関係を次式(1)に示す。
【0005】
【数1】
【0006】
ただし、tcycle は論理回路1を設計する際に要求される遅延時間の上限を、ti はN段の回路セル3のうちのi段目の回路セルに入力された信号が出力されるまでに遅延する時間(遅延時間)を、Σti は一対のフリップフロップ2の間の各回路セルによって生じる信号伝搬遅延時ti の総和を、また、tothersは一対のフリップフロップ2のセットアップ時間及びクロック信号のスキュー等の総和を表す。
【0007】
一般に、設計マージンは、上記の遅延時間を考慮に入れて設定されるため、次式(2)に示すように、信号の伝搬を遅延させる種々の遅延変動要因をそれぞれ係数化したディレイティングファクター(derating factor)と呼ばれる係数(P、V、T)を用いて表される。
【0008】
ただし、式(2)におけるtworst は遅延時間Σti の最悪値を、ttyp は遅延時間Σti の標準値を、Pは製造ばらつきを遅延変動要因として係数化されたディレイティングファクターを、Vは電源電圧幅を遅延変動要因として係数化されたディレイティングファクターを、また、Tは温度幅を遅延変動要因として係数化されたディレイティングファクターを表す。
【0009】
このようなディレイティングファクターを用いれば、まず、遅延時間Σti の標準値ttyp を求めておき、その後、この標準値ttyp に各ディレイティングファクタの最悪値を掛け合わせたものを最悪条件下における遅延時間の最悪値として簡易的に見積もることができる。その結果、論理回路を省力設計することができる。ディレイティングファクターの具体的な値を図20に示す。
【0010】
図20は、式(2)に示すディレイティングファクターP、V、及びTにおけるそれぞれの最良値(best)、標準値(typ)、及び最悪値(worst)を示す図である。
【0011】
図20に示すように、P、V、及びTのいずれかで表される各ディレイティングファクターには、それぞれ最良値、標準値、及び最悪値がある。このうちの最良値及び最悪値は標準値を1としてそれぞれ決定される。これらのディレイティングファクターの最悪値を式(2)に代入すると、遅延時間の最悪値tworst を次式(3)により算出できる。一方、遅延時間の最良値tbestについても同様に、次式(4)により算出できる。そして、このようにして算出された遅延時間の最良値tbest及び最悪値tworst のそれぞれに相当する時間が遅延する条件下で、LSIの動作を回路設計時に確認する。
【0012】
ところで、LSIの品質は、LSIの設計マージンを過剰に設定することにより安全に確保することができるが、安全に確保できたとしても、反対に回路設計に無駄が多くなる。例えば、回路規模が増大するため、LSIの動作周波数のような性能が低下してしまう結果になる。したがって、過剰でない適切な設計マージンを評価することができると共に、評価された設計マージンに基づいたLSIの設計が行なえる技術がないと、最近のデジタルシグナルプロセッサのような性能及び品質の双方を満足する最適なLSIを効率的に開発することは困難になる。
【0013】
ところが、製造ばらつきに対する適切な設計マージンを設定することは、製造ばらつきの発生メカニズムが複雑であるために容易ではない。すなわち、電圧又は温度に起因するばらつきは、それぞれ1つの変数に対する回路の応答に基づいて設定できるのに対して、製造ばらつきを決定するための変数(プロセス変数)は多数あるため、製造ばらつきに対する設計マージンを設定することは困難になる。このため、従来、製造ばらつきに対しては、図21に示すようなLSIの設計マージンの設定方法が用いられてきた。以下、詳しく説明する。
【0014】
図21は、従来のLSIの設計マージンの設定方法の各工程を示す図である。
【0015】
また、図22は、図21に示す従来のLSIの設計マージンの設定方法におけるコーナー条件設定工程S14において決定されるプロセス変数の変動幅を示す図である。
【0016】
図21に示すように、まず、テストチップ設計工程S10では、製造しようとしているLSIのテストチップを設計する。
【0017】
次に、テストチップ試作工程S11では、テストチップ設計工程S10において設計したテストチップを試作する。
【0018】
次に、テストチップ評価工程S12では、テストチップ試作工程S11において試作したテストチップを構成する素子(トランジスタ等)の標準となる特性(標準特性)、例えばトランジスタの標準特性として、トランジスタの電圧−電流特性を測定する。
【0019】
次に、標準パラメータ抽出工程S13では、テストチップ評価工程S12において測定されたテストチップの標準特性に基づいて、後述する回路シミュレーション工程S15において用いるSPICE(Simulation Program with Integrated Circuit Emphasis)パラメータの標準値を抽出する。
【0020】
次に、コーナー条件設定工程S14では、標準パラメータ抽出工程S13において抽出されたSPICEパラメータが製造プロセスを通して変動すると見込まれる幅(変動幅)を決定する。具体的には、まず、プロセス変数の製造プロセスにおける変動幅が規定されたばらつき仕様20等に基づいて、製造ばらつきに起因するゲート長、しきい値電圧、及びゲート酸化膜厚等のプロセス変数の変動幅を図22のように決定する。
【0021】
図22は、ばらつき仕様20に基づいて決定されたプロセス変数の変動幅の一例を示す図である。
【0022】
図22に示すように、ばらつき仕様20に基づくことにより、製造ばらつきに起因するゲート長、しきい値電圧、及びゲート酸化膜厚等の各プロセス変数の変化幅、すなわち最小値(min)及び最大値(max)を決定することができる。そして、これらのプロセス変数の変動幅を、トランジスタの標準特性から得られたSPICEパラメータの標準値に反映すると、SPICEパラメータのコーナー条件である最小値及び最大値を得ることができる。尚、一般に、ばらつき仕様20に基づいて決定されるにSPICEパラメータのコーナー条件のうちの最高値(上限)は、プロセス変数の変化幅の標準値(μ)から標準偏差(σ)を3倍した値を引いた値が選ばれる。一方、コーナー条件における最低値(下限)は、プロセス変数の変化幅の標準値(μ)に標準偏差(σ)を3倍した値を加えた値が選ばれる。
【0023】
次に、回路シミュレーション工程S15では、簡単な回路モデル21を用いてSPICEパラメータの標準値及びコーナー条件における回路シミュレーションを行なう。具体的な工程を図23に示す。
【0024】
図23は、図21に示す回路シミュレーション工程S15及びその後に行なわれるLSI遅延ばらつき予測工程S16を詳しく示す図である。
【0025】
図23に示すように、回路シミュレーション工程S15は、具体的には標準SPICEシミュレーション工程S15aとスローSPICEシミュレーション工程S15bとからなる。標準SPICEシミュレーション工程S15aでは、標準値のSPICEパラメータ(標準SPICEパラメータ)を用いてSPICEシミュレーションを行なうことにより、標準遅延時間ta を計算する。これに対して、スローSPICEシミュレーション工程S15bでは、コーナー条件のうちの最大値のSPICEパラメータ(スローSPICEパラメータ)を用いてSPICEシミュレーションを行なうことにより、最悪遅延時間tb を計算する。このために、回路モデルとして簡易的な2入力NAND(2NAND)等が想定されたネットリストとして、標準SPICEシミュレーション工程S15a用に標準ネットリストを用意すると共に、スローSPICEシミュレーション工程S15b用にはスローネットリストを用意する。
【0026】
また、図23に示すように、LSI遅延ばらつき予測工程S16は、具体的にはディレイティングファクター計算工程S16’からなる。ディレイティングファクター計算工程S16’では、スローSPICEシミュレーション工程S15bにおいて計算された最悪遅延時間tb が、標準SPICEシミュレーション工程S15aにおいて計算された標準遅延時間ta に対してどれくらいの変動を生じているかを次式(5)を用いて計算する。
【0027】
P={(最悪遅延時間)/(標準遅延時間)}≧1 …(5)
これにより計算された遅延変動率が、製造ばらつきを遅延変動要因として係数化されたディレイティングファクターPである。すなわち、このようにして計算されたディレイティングファクターPを設計マージンとして、LSIの製造ばらつきに対して設定する。
【0028】
以上説明したように、従来のLSIの設計マージンの設定方法では、LSIのテストチップを用いて測定されたトランジスタの標準特性から、回路シミュレーションにおいて用いられる標準SPICEパラメータを抽出すると共に、抽出されたSPICEパラメータのコーナー条件を、一般的なプロセス変数のばらつき仕様20に基づいて決定する。また、プロセス変数のばらつき仕様20に基づいて決定されたSPICEパラメータのコーナー条件を用いて回路遅延の応答を回路シミュレーションにより求めると共に、その回路遅延に基づいて算出されるディレイティングファクターを設計マージンとする。
【0029】
【発明が解決しようとする課題】
しかしながら、前記の従来のLSIの設計マージンの設定方法では、SPICEシミュレーションにおいて用いられるSPICEパラメータのコーナー条件(上限及び下限)を、図22に示すプロセス変数のばらつき仕様20に基づいて決定していたため、実際にはほとんど生じる可能性のない仕様値の組合せを用いていた。例えば、SPICEパラメータのコーナー条件のうちの上限は、図22に示すゲート長、しきい値電圧、及びゲート酸化膜厚が全て最大値(max)になる組合せである。ところが、これらのプロセス変数が同時に最大値になる確率は非常に小さいため、実際には起こり難い。よって、従来は、非現実的なコーナー条件を有するSPICEパラメータを用いてSPICEシミュレーションを行なっていた。このため、SPICEシミュレーションにより算出される遅延時間に基づいて計算されたディレイティングファクターは、過剰な値になり易かった。つまり、従来の方法では、過剰な設計マージンを設定する事態が起こり易かった。また、回路シミュレーション工程S15において用いられていた回路モデル21が、図23に示すようにごく簡単なモデルとして設定されていたため、実際のLSI回路の特徴を反映しているとは言い難かった。このため、設定される設計マージンに過不足が生じることがあった。
【0030】
前記に鑑み、本発明は、LSIを設計する際に過剰な設計マージンが設定されることを回避しながら、設定される設計マージンに実際のLSIの特徴を反映できるようにすることを目的とする。
【0031】
【課題を解決するための手段】
本発明の第1のLSIの設計マージンの設定方法は、LSIを設計する際に製造ばらつきに対して設定される設計マージンと歩留まりとの関係を予測する工程と、予測された設計マージンと歩留まりとの関係に基づいて、所定の歩留まりを満足する特定設計マージンを算出する工程とを備えることを特徴とするLSIの設計マージンの設定方法である。
【0032】
第1のLSIの設計マージンの設定方法によると、製造ばらつきに対して設定される設計マージンとLSIの歩留まりとの関係を予測することができるため、所定の歩留まりを満足する特定設計マージンを算出することができる。すなわち、製造しようとするLSIに要求される歩留まりに応じた特定設計マージンをLSIの製造ばらつきに対して設定することができる。よって、LSIを設計する際に、過剰な設計マージンが製造ばらつきに対して設定されることを回避することができる。
【0033】
第1のLSIの設計マージンの設定方法において、歩留まりは、LSIの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まりであり、設計マージンは、信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターであることが好ましい。
【0034】
このようにすると、LSIの論理回路を伝搬する信号が所定の時間遅延する確率を、LSIの論理回路を伝搬する信号が遅延する時間(信号伝搬遅延時間)に対して累積した遅延歩留まりと、信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターとの関係を予測することができる。すなわち、製造しようとするLSIに要求される信号伝搬遅延時間をLSIが満足する割合(遅延歩留まり)を、LSIの製造ばらつきに対する設計マージンとして設定されるディレイティングファクターにより簡潔に予測することができる。このため、前述の効果が確実に得られる。
【0035】
第1のLSIの設計マージンの設定方法における設計マージンと歩留まりとの関係を予測する工程は、LSIの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとする回路シミュレーションを、LSIの設計上の特徴を反映した回路モデルに基づいて行なうことにより、設計マージンと歩留まりとの関係を予測する工程を含んでいることが好ましい。
【0036】
このようにすると、LSIの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとし且つLSIの回路モデルに基づいた回路シミュレーションを行なうことにより、LSIの歩留まりとLSIの製造ばらつきに対して設定される設計マージンとの関係を予測することができる。このため、回路シミュレーションのパラメータになるシミュレーション情報に、テストチップの回路特性を反映させることができると共に、回路シミュレーションにLSIの回路モデルを反映させることができる。よって、LSIの歩留まりとLSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、実際のLSIの特徴部分を反映させることができる。したがって、実際のLSIの製造ばらつきに対して、過不足のない設計マージンを適切且つ現実的に設定することができる。
【0037】
上記のテストチップ及び回路モデルを用いる場合、回路モデルに反映されるLSIの設計上の特徴には、LSIのクリティカルパスに関する情報が少なくとも含まれていることが好ましい。
【0038】
このようにすると、LSIを構成する論理回路に含まれる信号パスのうちで、LSIの動作速度を律速するクリティカルパスに関する特徴を、回路シミュレーションにおいて用いる回路モデルに反映させることができる。このため、LSIの歩留まりをより正確に予測することができる。したがって、前述の効果が確実に得られる。
【0039】
本発明の第2のLSIの設計マージンの設定方法は、LSIを設計する際に用いる設計マージンを製造ばらつきに対して設定する方法であって、LSIの設計上の特徴を反映したテストチップを用いて、該LSIの回路特性を測定する第1の工程と、LSIの設計上の特徴を反映した回路モデルを構築する第2の工程と、第2の工程において構築された回路モデルを用いて行なわれる回路シュミレーションに必要なシミュレーション情報を、第1の工程において測定された回路特性から少なくとも抽出する第3の工程と、第3の工程において抽出されたシミュレーション情報をパラメータとする回路シミュレーションを、第2の工程において構築された回路モデルを用いて行なうことにより、LSIの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まり、及び信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターを算出する第4の工程と、第4の工程において算出された遅延歩留まりとディレイティングファクターとの関係を決定する第5の工程と、第5の工程において決定された関係に基づいて、所定の遅延歩留まりを満足する特定ディレイティングファクターを算出すると共に、算出された該特定ディレイティングファクターを特定設計マージンとして前記製造ばらつきに対して設定する第6の工程とを備えていることを特徴とするLSIの設計マージンの設定方法である。
【0040】
第2のLSIの設計マージンの設定方法によると、第1の工程において、LSIの設計上の特徴を反映したテストチップの回路特性を測定すると共に、第4の工程において、測定された回路特性から抽出されたシミュレーション情報をパラメータとする回路シミュレーションを行なうことができる。また、この第4の工程における回路シミュレーションには、LSIの設計上の特徴を反映した回路モデルを用いるため、第5の工程において、実際のLSIの特徴を反映させた現実的な遅延歩留まり及びディレイティングファクターを算出することができる。したがって、第6の工程において、過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0041】
また、第2のLSIの設計マージンの設定方法によると、第4の工程において、LSIの論理回路を伝搬する信号が所定の時間遅延する確率を遅延時間に対して累積した遅延歩留まり、及び信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターを算出することができると共に、第5の工程において、これらの遅延歩留まりとディレイティングファクターとの関係を決定することができる。すなわち、製造するLSIに要求される信号伝搬遅延時間をLSIが満足する割合(遅延歩留まり)を、特定設計マージンとして設定されるディレイティングファクターによって予測することができる。
【0042】
また、第2のLSIの設計マージンの設定方法によると、第6の工程では、第5の工程において決定された遅延歩留まりとディレイティングファクターとの関係に基づいて、所定の遅延歩留まりを満足する特定ディレイティングファクターを、LSIの製造ばらつきに対する特定設計マージンとして設定することができる。すなわち、製造しようとするLSIに要求される遅延歩留まりに応じた設計マージン(特定設計マージン)をLSIの製造ばらつきに対して設定することができる。したがって、LSIを設計する際に、過剰な設計マージンがLSIの製造ばらつきに対して設定される事態を回避することができる。
【0043】
第2のLSIの設計マージンの設定方法における第3の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するトランジスタ特性のばらつき成分が少なくとも含まれていることが好ましい。
【0044】
このようにすると、第3の工程では、第1の工程において測定された回路特性から、LSIの製造ばらつきに起因するトランジスタ特性のばらつき成分を少なくとも抽出することができる。このため、第4の工程では、LSIを構成する論理回路を伝搬する信号の遅延変動要因となるトランジスタ特性のばらつき成分に基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、LSIの遅延歩留まりと、LSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、LSIの現実的な回路特性を反映させることができる。したがって、第6の工程において、LSIの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0045】
シミュレーション情報にトランジスタ特性のばらつき成分が含まれている場合、第4の工程における回路シミュレーションにおいて、回路モデルを構成するNチャネルMISトランジスタ及びPチャネルMISトランジスタのドレイン電流が共に増加又は減少するようにパラメータを変化させることが好ましい。
【0046】
このようにすると、NMISトランジスタ及びPMISトランジスタのドレイン電流が共に増加又は減少をする場合だけを扱うことができるため、特定ディレイティングファクターを第6の工程において設定するまでの処理を効率的に且つ容易に行なうことができる。尚、このような場合だけを考えてもよいのは、NMISトランジスタとPMISトランジスタとの類似性を考慮に入れていることによる。
【0047】
第2のLSIの設計マージンの設定方法における第3の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するトランジスタ特性のばらつき成分及び配線特性のばらつき成分が少なくとも含まれていることが好ましい。
【0048】
このようにすると、第3の工程では、第1の工程において測定された回路特性から、LSIの製造ばらつきに起因するトランジスタ特性及び配線特性のばらつき成分を少なくとも抽出することができる。このため、第4の工程では、LSIを構成する論理回路を伝搬する信号の遅延変動要因となるトランジスタ特性及び配線特性のばらつき成分に基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、LSIの遅延歩留まりと、LSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、LSIの現実的な回路特性を反映させることができる。したがって、第6の工程において、LSIの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0049】
第2のLSIの設計マージンの設定方法における第3の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するランダムばらつきが少なくとも含まれていることが好ましい。
【0050】
このようにすると、第3の工程では、第1の工程において測定された回路特性から、LSIの製造ばらつきに起因してランダムに発生するばらつき成分(ランダムばらつき)を少なくとも抽出することができる。このため、第4の工程では、LSIを構成する論理回路を伝搬する信号の遅延変動要因となるランダムばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、LSIの遅延歩留まりと、LSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、LSIの現実的な回路特性を反映させることができる。したがって、第6の工程において、LSIの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0051】
第2のLSIの設計マージンの設定方法における第3の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するランダムばらつき及びシステマティックばらつきが少なくとも含まれていることが好ましい。
【0052】
このようにすると、第3の工程では、第1の工程において測定された回路特性から、LSIの製造ばらつきに起因してシステマティックに発生するばらつき成分(システマティックばらつき)及びランダムばらつきを少なくとも抽出することができる。このため、第4の工程では、LSIを構成する論理回路を伝搬する信号の遅延変動要因となるランダムばらつき及びシステマティックばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、LSIの遅延歩留まりと、LSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、LSIの現実的な回路特性を反映させることができる。したがって、第6の工程において、LSIの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0053】
シミュレーション情報にシステマティックばらつきに関する情報が含まれている場合、システマティックばらつきは、回路モデルを構成するトランジスタを流れる電流のマスクレイアウトに対する依存性に基づいて複数タイプに類型化されることが好ましい。
【0054】
このようにすると、回路モデルを構成するトランジスタを流れる電流がマスクレイアウトに対する依存性に基づいて複数のタイプに類型化されたシステマティックばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。したがって、前述の効果が確実に得られる。
【0055】
また、シミュレーション情報にシステマティックばらつきに関する情報が含まれている場合、第4の工程における回路シミュレーションにおいて、システマティックばらつきは、回路モデルを構成するトランジスタに並列に接続された架空の電流源として扱われることが好ましい。
【0056】
このようにすると、第4の工程における回路モデルを構成するトランジスタに並列に接続された架空の電流源として、すなわち、ネットリストの書式の中にだけ記載された補正用の電流源として、システマティックばらつきを表すことができる。このため、トランジスタを流れる電流値の“ずれ”を引き起こすシステマティックばらつきの特徴を、回路シミュレーションにより算出される遅延歩留まり及びディレイティングファクタに適切に反映させることができる。したがって、前述の効果が確実に得られる。
【0057】
第1又は第2のLSIの設計マージンの設定方法において、特定設計マージンに基づいて設計及び製造がされたLSIの実際の遅延歩留まりと所定の遅延歩留まりとの差に基づいて、遅延歩留まりとディレイティングファクタとの関係を補正することが好ましい。
【0058】
このようにすると、設定された特定設計マージンに基づいて現実に製造されたLSIの実際の遅延歩留まりと、製造する前に予測された遅延歩留まりとの差を、それ以降に製造されるLSIの製造ばらつきに対する設計マージン及び遅延歩留まりに反映させることができる。よって、後に開発するLSIに設定される設計マージンをより現実的なものとして高精度化することができる。したがって、過不足のある設計マージンが設定されることを抑制することができる。
【0059】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係るLSIの設計マージンの設定方法について図面を参照しながら説明する。
【0060】
図1は、第1の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。尚、本実施形態においては、CMISトランジスタの一種であるCMOSトランジスタの製造ばらつきを遅延変動要因とした場合のその製造ばらつきに対して設計マージンを設定する方法について説明する。
【0061】
図1に示すように、まず、テストチップ設計工程S101では、製造しようとするLSIを構成する各種のトランジスタが搭載されたテストチップを設計する。
【0062】
次に、テストチップ試作工程S102では、テストチップ設計工程S101において設計されたテストチップを例えば複数個試作する。
【0063】
次に、テストチップ評価工程S103では、テストチップ試作工程S102において試作されたテストチップに搭載された各種のトランジスタのうちのNMOSトランジスタ及びPMOSトランジスタのそれぞれのトランジスタ特性、例えば電流−電圧特性を少なくとも測定する。
【0064】
図2は、テストチップ試作工程S102において試作されたテストチップを用いて測定されたMOSトランジスタの電流特性をプロットしたグラフである。ただし、横軸はNMOSトランジスタの飽和ドレイン電流を表しているのに対して、縦軸はPMOSトランジスタの飽和ドレイン電流を表している。
【0065】
図2に示すように、テストチップ評価工程S103において測定されたMOSトランジスタの電流特性は、NMOSトランジスタの飽和ドレイン電流とPMOSトランジスタの飽和ドレイン電流とを表す1つの点として表される。また、テストチップ評価工程S103では、テストチップ試作工程S102において試作された複数個のテストチップを用いて、各テストチップに搭載された複数のMOSトランジスタの電流−電圧特性が測定されているため、図2に示すグラフには複数の点がプロットされている。このようにしてプロットされたNMOSトランジスタの飽和ドレイン電流の分布は、図2に示すNMOS分布130nになる。これに対して、PMOSトランジスタの飽和ドレイン電流の分布は、図2に示すPMOS分布130pになる。ただし、図2に示す例えばNMOS分布130nの測定回数(縦軸)は簡易的なものであるため、縦軸のPMOSトランジスタの飽和ドレイン電流に対応したものではない。
【0066】
ここで、上記のNMOS分布130n及びPMOS分布130pを、それぞれ1次元の正規分布関数で近似すると共に、それぞれの標準値(期待値)μ及び標準偏差σを算出する。これらの値に基づいて、A点(μn ,μp )、B点(μn −σn ,μp −σp )、C点(μn −2σn ,μp −2σp )、及びD点(μn −3σn ,μp −3σp )を通る直線を考える。この直線を図3に示す。ただし、μn 、σn は、順に、NMOS分布130nの正規分布関数に基づいて算出された標準値(期待値)、標準偏差を表すのに対して、μp 、σp は、順に、PMOS分布130pの正規分布関数に基づいて算出された標準値、標準偏差を表す。
【0067】
図3は、上記のA点〜D点、及びこれらの点を通る直線130を示す図である。
【0068】
図3に示すように、A点〜D点は、それぞれ互いに異なる飽和ドレイン電流の値を示している。これらの点に相当する飽和ドレイン電流が測定された例えばNMOSトランジスタの電流−電圧特性は、図4のようなイメージ図になる。尚、PMOSトランジスタの電流−電圧特性においても同様のイメージ図になる。
【0069】
図4に示すように、A点〜D点に相当するNMOSトランジスタの電流−電圧特性は、製造ばらつきに起因して、それぞれ互いに異なる電流−電圧特性として表される。尚、図4に示す4つの電流−電圧特性は、それぞれNMOSトランジスタのドレイン電流の大きい方から順に、A点、B点、C点、D点にそれぞれ対応している。
【0070】
また、図3に示すように、A点〜D点を線分で結ぶと1つの線分が形成されると共に、その線分を延長すると1つの直線130が形成される。このようにして形成された直線130には次のような意味が含まれている。
【0071】
図19を用いて既に説明したように、LSIを構成する論理回路を分解すると、複数の回路セルと、その回路セル同士を接続する複数の信号パスとに分解できる。特に、図19に示すようなスタティックな回路セルを接続する信号パスを伝搬する信号の速さは、回路セルを構成するNMOSトランジスタ及びPMOSトランジスタのドレイン電流の値が共に最小値になる場合に最も遅くなり、反対にNMOSトランジスタ及びPMOSトランジスタのドレイン電流の値が共に最大値になる場合に最も速くなる。このため、論理回路を設計する際のタイミング検証において必要とされるコーナー条件(回路シミュレーションのパラメータの上限及び下限)を、図3に示す直線130の上に設定できると近似的に考えられる。すなわち、図2に示すNMOS分布130nとPMOS分布130pとの2次元の分布を近似した2次元の正規分布関数は、図2に示す楕円のようになるが、スタティックな回路セルから構成される論理回路のNMOSトランジスタ及びPMOSトランジスタのドレイン電流に設定すべきコーナー条件は、その論理回路の特徴を考慮に入れると、図3に示す直線130の上に設定できると見込まれる。また、図3に示す直線130は、近似的に、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係を表わしているといってよい。
【0072】
次に、SPICEパラメータ抽出工程S104では、図2に示す測定結果に基づいて、後述するSPICEシミュレーション工程S105において用いるSPICEパラメータを抽出する。この際、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係が、前述の図3に示す直線130に相当する関係を満たすように、SPICEパラメータうちのいくつかを変数化しておく。このような変数化のための条件は、例えば図5のようになる。
【0073】
図5は、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係が図3に示す直線130に相当する関係を満たすように変数化されたSPICEパラメータの条件を示す表である。
【0074】
図5に示すように、例えば変数化するSPICEパラメータとしてMOSトランジスタのゲート長、しきい値電圧、及びゲート酸化膜厚の3つのプロセス変数を簡単のために考える。この場合、図3に示すA点〜D点におけるそれぞれの変化幅は、例えばテストチップ評価工程S103において測定された電流−電圧特性のフィッティング等により、図5に示す割合になる。この割合は、各SPICEパラメータの標準値に対する割合を%表示で表したものである。すなわち、図5に示すSPICEパラメータの変化幅とは、NMOSトランジスタ及びPMOSトランジスタの上記3つのSPICEパラメータを変数化することにより、図3に示す直線130の上を、A点、B点、C点、D点という順番でドレイン電流が減少する条件を見出したものである。尚、SPICEパラメータとしては、例えば米国Avant! Corporation社発行の「Star Hspice Manual(Release 2000.2,May 2000)」に具体的な記載がある。
【0075】
次に、SPICEシミュレーション工程S105では、上記のような条件下で変数化されたSPICEパラメータ、及びLSIの回路モデル120を用いて、回路シミュレータによりモンテカルロ解析を行なう。モンテカルロ解析とは、特定の確率分布に応じて発生させた乱数を入力変数として、この乱数毎に通常の解析を繰り返して実施すると共に、解析された結果を総合することにより、出力としての確率分布を得るという統計解析手法である。また、回路シミュレータとしては、例えば米国Synopsys社製のHSPICEを用いる。また、変数化するSPICEパラメータは、例えば図5に示すゲート長、しきい値電圧、及びゲート酸化膜厚の3変数とする。また、テストチップ評価工程S103において、上記の3つのSPICEパラメータ(ゲート長等)以外のプロセス変数の分布も測定しておく。
【0076】
以下、SPICEシミュレーション工程S105において行なわれるSPICEシミュレーションを具体的に説明する。
【0077】
図6は、回路シミュレータに入力される3つのプロセス変数、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット)により解析されるMOSトランジスタのドレイン電流の分布、及び回路シミュレータから出力される信号伝搬遅延時間の分布(以下、遅延分布と称する)を表す図である。
【0078】
図6に示すように、まず、SPICEパラメータ抽出工程S104において抽出された図6に示す3つのプロセス変数(ゲート長等)を回路シミュレータに入力すると共に、これらの分布に従った乱数を回路シミュレータによって発生させて変化させる。この際、3つのプロセス変数の分布に従った3つの正規乱数はそれぞれ互いに相関があるため、回路シミュレータ内に1つの正規乱数を最初に発生させた後、相関のある3つの正規乱数を発生させるようにする。3つの正規乱数を発生させると、回路シミュレータの内部において、1組の乱数セット毎に、ゲート長等の1組のSPICEパラメータが生成される。ただし、このとき生成される1組のSPICEパラメータによって生成されるNMOS及びPMOSトランジスタの電流−電圧特性の対は、前述の通り、図3の直線130で示す関係に従うように設定しておく。そして、SPICEパラメータが生成されると、(各乱数セット)毎に遅延時間が計算されると共に、各SPICEパラメータのセットに基づく遅延時間の全体の分布としての遅延分布が出力される。尚、入力されるプロセス変数であって、ゲート長のようにネットリストの書式の中でも変数化できるものであれば、ネットリスト中の該当する変数を変化させるようにしてもよい。また、SPICEシミュレーションにおいて用いる回路モデル120には、LSIを構成する論理回路の信号パスの中で信号伝搬の最も遅いクリティカルパスのネットリストを抽出して用いる。このようなネットリストの書式としては、例えば米国Avant! Corporation社発行のStar−Hspice Manual(Release 2000.2,May 2000)に記述がある。尚、図6には、従来の遅延時間のコーナー条件(上限及び下限)も併せて示す。
【0079】
次に、ディレイティングファクター計算工程S106では、SPICEシミュレーション工程S105において算出された遅延分布に基づいて最悪遅延時間及び標準遅延時間を算出すると共に、式(5)(「従来の技術」参照)に最悪遅延時間及び標準遅延時間を代入して製造ばらつきに関するディレイティングファクターを算出する。具体的に、標準遅延時間は、MOSトランジスタのドレイン電流が図3に示すA点(μn ,μp )に相当するときの遅延時間になる。一方、仮にMOSトランジスタのドレイン電流が図3に示すB点(μn −σn ,μp −σp )、C点(μn −2σn ,μp −2σp )、D点(μn −3σn ,μp −3σp )のいずれかに相当する遅延時間が最悪遅延時間であるとすると、それぞれに対応するディレイティングファクターP1 、P2 、P3 は、それぞれ順に式(6)、式(7)、式(8)に従って算出される。
【0080】
ただし、tpd(Idn ,Idp )は、NMOSトランジスタの飽和ドレイン電流Idn 及びPMOSトランジスタの飽和ドレイン電流Idp を変数とするクリティカルパスの遅延時間を表す。
【0081】
図7は、図3に示すA点〜D点の飽和ドレイン電流と、上式(6)〜式(8)により算出されたディレイティングファクターとの関係を示す表である。
【0082】
図7に示すように、MOSトランジスタの飽和ドレイン電流とディレイティングファクターとの関係は非線形になることがわかる(図7の中の遅延歩留まりについては次に説明する)。
【0083】
次に、遅延歩留まり計算工程S107では、SPICEシミュレーション工程S105において算出された遅延分布の累積確率分布である遅延歩留まりY(tpd)を計算する。具体的には、期待値(標準値)μ及び標準偏差σを持つ正規分布であるN(μ,σ2 )を積分する次式(9)に従って遅延歩留まりY(tpd)を計算する。
【0084】
【数2】
【0085】
上式(9)に従って算出された遅延歩留まりY(tpd)を図7に示す。
【0086】
図7に示すように、ディレイティングファクターPの値が増加するに従い、遅延歩留まりの値も増加する。すなわち、ディレイティングファクターPの値が大きいほど、LSIに要求される遅延時間が緩和されるため、不良品とみなされるLSIの数が少なくなる。尚、図7に示すように、遅延歩留まりは、遅延時間が標準値の場合に0.5(50%)になると共に、遅延歩留まりの上限は1.0(100%)になる。
【0087】
次に、予測関数特定工程S108では、ディレイティングファクター計算工程S106において計算されたディレイティングファクターP(tpd)と、遅延歩留まり計算工程S107において計算された遅延歩留まりY(tpd)との関係を表す予測関数を図8に示すように決定する。
【0088】
図8は、ディレイティングファクターP(tpd)と、遅延歩留まりY(tpd)との関係を示すグラフである。
【0089】
図8に示すように、ディレイティングファクター設定工程S109では、予測関数特定工程S108において決定されたディレイティングファクターPと遅延歩留まりYとの関係に基づいて、LSIの遅延歩留まりとして要求される期待歩留まり121を設定する。例えば、90%の遅延歩留まりを得たいのであれば、設定マージンとしてディレイティングファクターを1.15に設定する。このようにすると、設定された期待歩留まり121に対応するディレイティングファクターを図8に示す関係から算出することができるため、算出されたディレイティングファクターを製造ばらつきに対する設計マージンとして設定することができる。尚、期待歩留まり121を満足する製造ばらつきに関するディレイティングファクターP(次式(10)におけるPworst )、電源電圧幅に関するディレイティングファクターV、及び温度幅に関するディレイティングファクターTのそれぞれの最悪値に基づいて、全体としての最悪遅延時間tworst は次式(10)にしたがって計算できる。
【0090】
以上説明したように、第1の実施形態によると、テストチップ評価工程S103において、テストチップを用いてトランジスタ特性(例えばMOSトランジスタの電流−電圧特性)の測定を行なうと共に、これにより測定されたトランジスタ特性に基づいてSPICEシミュレーションを行なうことができる。このため、製造ばらつきに起因するトランジスタ特性のばらつき成分が考慮された遅延分布を算出することができる。よって、過不足を抑えた現実的な設計マージンをLSIの製造ばらつきに対して設定することができる。
【0091】
また、第1の実施形態によると、予測関数特定工程S108において、ディレイティングファクターと遅延歩留まりとの関係を決定できる。このため、製品化されるLSIに要求される期待歩留まり121を決めるだけで、その期待歩留まり121を満足する適切なディレイティングファクター(つまり設計マージン)を容易に算出することができる。また、図6に示すように、従来の方法により設定されていたコーナー条件よりも適切且つ現実的なコーナー条件を設定することができる。
【0092】
また、第1の実施形態によると、図3の直線130で示すように、NMOSトランジスタ及びPMOSトランジスタのドレイン電流が共に増加又は減少をする場合だけを扱うことができるため、ディレイティングファクターを設定するまでの処理を効率的に且つ容易に行なうことができる。
【0093】
また、第1の実施形態によると、SPICEシミュレーション工程S105における回路モデル120のネットリストの書式の中に、LSIの論理回路における信号パスの中で最も遅い信号パスとして抽出されたクリティカルパスに関する情報を記述している。このため、クリティカルパスを記述したネットリストを用いるSPICEシミュレーションによって、LSIの遅延歩留まりをより正確に予測することができる。
【0094】
尚、第1の実施形態において、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係を、図3に示す直線130に相当する関係になるように制限した。しかし、直線130に相当する関係になるようなプロセス変数を与えることが困難な場合には、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係が、図9に示す直線131と直線132との間の領域内に相当する関係になるようにしてもよい。また、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係が非線形になることを考慮する場合は、直線130、131、及び132を曲線にしてもよい。
【0095】
また、第1の実施形態において、NMOS分布130n及びPMOS分布130pをそれぞれ正規分布と仮定して全ての処理を行なったが、正規分布でなくてもよい。
【0096】
また、第1の実施形態において、テストチップを用いてMOSトランジスタの電流−電圧特性を測定したが、他の特性を測定してもよい。
【0097】
また、第1の実施形態において、図7に示すMOSトランジスタの飽和ドレイン電流がμ、(μ−σ)、(μ−2σ)、及び(μ−3σ)の場合の遅延歩留まり及びディレイティングファクターについて説明した。しかし、この飽和ドレイン電流の間隔は説明の便宜上設定した値であるため、任意の値でもよい。
【0098】
また、第1の実施形態におけるテストチップ試作工程S102において、複数個のテストチップを試作したが、1個のテストチップを試作すると共に、このテストチップに搭載されている複数のMOSトランジスタの電流−電圧特性を測定するだけでもよい。
【0099】
(第2の実施形態)
以下、本発明の第2の実施形態に係るLSIの設計マージンの設定方法について図面を参照しながら説明する。
【0100】
第2の実施形態の特徴は、LSIを構成する論理回路の遅延変動要因として、第1の実施形態において説明したトランジスタ特性のばらつき成分に加えて、LSIの配線特性のばらつき成分も考慮に入れて製造ばらつきに対する設計マージンを設定する点にある。
【0101】
よって、以下、本実施形態の特徴部分について特に詳しく説明する。
【0102】
図1は、第2の実施形態に係るLSIの設計マージンの設定方法、特に、CMISトランジスタの一種であるCMOSトランジスタの特性、及びLSIの配線特性のばらつき成分を遅延変動要因とした場合の製造ばらつきに対する設計マージンを設定する方法の各工程を示す図でもある。
【0103】
図1に示すように、まず、テストチップ設計工程S101では、設計マージンを設定しようとするLSIを構成する各種のトランジスタ及び配線が形成されたテストチップを設計する。
【0104】
次に、テストチップ試作工程S102では、テストチップ設計工程S101において設計されたテストチップを複数個試作する。
【0105】
次に、テストチップ評価工程S103では、テストチップ試作工程S102において試作されたテストチップに搭載された各種のトランジスタのうちのNMOSトランジスタ及びPMOSトランジスタの例えば電流−電圧特性、並び配線特性として、例えば配線幅、配線膜厚、及び層間膜厚をそれぞれ測定する。このとき測定されるNMOSトランジスタ及びPMOSトランジスタの電流−電圧特性から、第1の実施形態において説明した図2が同様に得られる。
【0106】
次に、実測された配線幅、配線膜厚、及び層間膜厚をパラメータとして、フィールドソルバー(電磁型シミュレータの一種)を用いたモンテカルロ解析により配線容量の分布を算出する。フィールドソルバーには、例えば米国Synopsys社のソフトウェアRaphael等を用いる。
【0107】
まず、実測された配線幅、配線膜厚、及び層間膜厚の分布を入力として、これらの分布に従った乱数を発生させながらフィールドソルバーで解析する。この際、トランジスタ特性のばらつき成分と配線特性のばらつき成分とは互いに独立とみなせるので、また、これらの配線に関する3つのプロセス変数の分布に従った3つの乱数はそれぞれ互いに相関があるため、配線用に正規乱数をまず1つ発生させてから、相関のある3つの正規乱数を発生させるようになる。このようにして発生させた3つの正規乱数を変化させると、1組の各乱数セットに応じた配線容量が計算されると共に、各乱数セットに基づく配線容量の全体としての配線容量分布が得られる。また、出力された配線容量分布の標準値(例えば期待値)μc 及び標準偏差σc を算出しておく。
【0108】
ところで、LSIの論理回路を構成する複数の回路セルを接続する信号パスを信号が伝搬する速度は、NMOSトランジスタ及びPMOSトランジスタのドレイン電流が共に減少すると遅くなり、反対に共に増加すると速くなるという第1の実施形態において説明した特徴に加えて、配線容量が増加すると遅くなり、反対に配線容量が減少すると速くなるという特徴がある。ここでは、回路セルを接続する配線として、例えば単一の配線が基板上に存在する単純な配線構造を想定する。これにより、例えば信号の伝搬速度が遅くなる条件、すなわち、NMOSトランジスタ及びPMOSトランジスタのドレイン電流が共に減少すると共に、配線容量が増加する条件を第1の実施形態と同様に設定する。この条件のうちの配線容量に関する条件を表したものを図10に示す。
【0109】
図10は、配線特性のばらつき成分を遅延変動要因とした場合に条件となる各プロセス変数の変化幅を示す図である。尚、図10におけるE、F、G、Hは順に、算出された配線容量の値がμc 、(μc −σc )、(μc −2σc )、(μc −3σc )の場合であることを示している。また、トランジスタ特性に関する3つのプロセス変数(ゲート長等)については、第1の実施形態と同様とする。
【0110】
次に、SPICEパラメータ抽出工程S104では、第1の実施形態と同様に、SPICEシミュレーション工程S105において用いられるSPICEパラメータを抽出する。
【0111】
次に、SPICEシミュレーション工程S105では、第1の実施形態と同様に、入力されたプロセス変数の分布に従ったトランジスタ特性及び配線特性に関する乱数を発生させてから、これらの乱数セットを用いたSPICEシミュレーションを行なう。ただし、この際、本実施形態では、テストチップ評価工程S103において算出した標準値μc 及び標準偏差σc に基づく配線容量の正規乱数を回路シミュレーションに反映させる。具体的には、回路モデル120のネットリストに記述されている配線容量(Coriginalとする)を、フィールドソルバーにより算出された標準値μc 及び標準偏差σc の配線容量分布(Cmontecarloとする)並びにこの標準値を用いて次式(11)のようにスケーリングされた配線容量Cに置き換える。これにより、新たなネットリストを作成する。
【0112】
すなわち、第1の実施形態のようにトランジスタ特性の製造ばらつき成分を考慮するために必要な乱数を生成し、生成された乱数をSPICEパラメータに反映させることに加えて、本実施形態では、配線特性のばらつき成分を考慮するために必要な乱数を独立に生成し、生成された乱数をネットリストに反映させる。そして、生成される個々の乱数セット(本実施形態では、トランジスタ特性用の乱数と配線特性用の乱数とを合わせた6つの乱数からなる)に応じた遅延時間が回路シミュレータにより算出されるため、全体としての信号伝搬遅延時間の分布(遅延分布)が出力される。この概念図を図11に示す。
【0113】
図11は、回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット及びネットリスト中のパラメータのセット)により解析されるMOSトランジスタのドレイン電流及び配線容量の分布、並びに回路シミュレータから出力される遅延分布を表す図である。
【0114】
図11に示すように、本実施形態では、図6に示す第1の実施形態の3つのプロセス変数に加えて、配線幅、配線膜厚、及び層間膜厚の分布に従った乱数を生成し、生成された乱数セットを、回路モデル120のネットリスト中のパラメータとしている。これらのネットリスト中のパラメータに基づいて回路シミュレータの内部で算出される配線容量は、前述の図10に示す条件に従うように設定されている。また、最終的に回路シミュレータから出力される遅延分布には、第1の実施形態におけるトランジスタの製造ばらつきだけでなく、配線の製造ばらつきも反映されている。
【0115】
これ以降のディレイティングファクター計算工程S106〜ディレイティングファクター設定工程S109は、第1の実施形態と同様であるため、説明を省略する。尚、予測関数特定工程S108において決定された遅延歩留まりとディレイティングファクターとの関係は図12のようになる。
【0116】
以上、第2の実施形態によると、第1の実施形態により得られる効果に加えて次のような効果が得られる。
【0117】
第2の実施形態によると、テストチップ評価工程S103においてテストチップの配線特性のばらつき成分の測定を行なうと共に、測定された配線特性に基づいてSPICEシミュレーションを行なうことができる。このため、トランジスタ特性のばらつき成分だけでなく、配線特性のばらつき成分にも基づいた遅延分布を算出することができる。よって、過不足を抑えた現実的な設計マージンを製造ばらつきに対して設定することができる。
【0118】
また、第2の実施形態によると、SPICEシミュレーションにより回路シミュレータの内部で使われる配線容量が、NMOSトランジスタ及びPMOSトランジスタのドレイン電流が共に増加する場合には小さくなり、減少する場合には大きくなるような条件でSPICEシミュレーションを行なうことができる。このため、ディレイティングファクターを設定するまでの処理を効率的に且つ容易に行なうことができる。
【0119】
尚、第2の実施形態におけるSPICEシミュレーション工程S105において、LSIの配線構造を単純な1構造と想定すると共に、この想定された構造に基づいて算出された配線の寸法を回路モデル120のネットリストに記述された全ての配線(配線容量素子)に当てはめた。しかし、LSIの配線構造を複数に分類すると共に、分類された複数の配線構造のそれぞれに基づく配線容量の分布をフィールドソルバーにより算出してもよい。具体的には、SPICEシミュレーション工程S105において、回路モデル120のネットリストの書式に記述された第1の配線容量素子C1 には第1の配線容量分布D1 を、また第2の配線容量素子C2 には第2の配線容量分布D2 を当てはめるというように、配線容量素子に応じた配線容量分布を使い分けるようにする。
【0120】
また、第2の実施形態におけるSPICEシミュレーション工程S105において、トランジスタ特性のばらつき成分と、配線特性のばらつき成分とを互いに独立ものとして扱ったが、互いに相関のあるものとして扱ってもよい。この場合、SPICEシミュレーション工程S105において、1つの正規乱数を発生させてから、互いに相関するトランジスタ特性及び配線特性の6つ正規乱数を生成させればよい。
【0121】
また、第2の実施形態において、配線容量のばらつき成分に基づいて設計マージンを設定したが、配線抵抗のばらつき成分に基づいて設計マージンを設定してもよい。この場合、SPICEシミュレーション工程S105における回路モデル120のネットリストに記述された抵抗Roriginalを、モンテカルロ解析により計算された配線抵抗Rmontecarlo及びこの標準値μを用いて次式(12)のようにスケーリングされた配線容量Rに置き換えることが好ましい。
【0122】
また、第2の実施形態において、実測された配線の寸法等を正規分布であると仮定して全ての処理を行なっているが、正規分布でなくてもよい。
【0123】
また、第2の実施形態において、配線特性として配線幅、配線膜厚、及び層間膜厚を測定した場合について説明したが、これら以外のプロセス変数を測定した場合についても本実施形態の工程と同様に扱える。
【0124】
(第3の実施形態)
以下、本発明の第3の実施形態に係るLSIの設計マージンの設定方法について図面を参照しながら説明する。
【0125】
図13は、第3の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。尚、図13に示す第3の実施形態において、図1に示す第1の実施形態に係るLSIの設計マージンの設定方法と同一の工程等には同一の符号を付す。
【0126】
図13に示すように、本実施形態の特徴は、第1の実施形態において説明した設計マージンを設定するまでの工程に加えて、設定された設計マージンに基づいて製品開発及び量産をする製品開発量産工程S301と、実際に製品化されたLSIに基づいて設計マージンを補正する遅延歩留まり検証工程S302とを備えている点にある。
【0127】
具体的に、製品開発量産工程S301では、ディレイティングファクター設定工程S109において設計マージンが設定されたLSIを開発すると共に量産する。
【0128】
次に、遅延歩留まり検証工程S302では、製品開発量産工程S301において量産されたLSIの実際の遅延歩留まりを評価する。すなわち、LSIの実際の遅延歩留まり(実測歩留まり)と、ディレイティングファクター設定工程S109において設定された期待歩留まり121(予測歩留まり)との差を算出する。尚、LSIの実測歩留まりと、ディレイティングファクター設定工程S109において設定された予測歩留まりとの差は、SPICEパラメータ抽出工程S104において抽出されたSPICEパラメータの精度、SPICEシミュレーション工程S105において用いられる回路モデル120の精度、及びSPICEシミュレーション自体の精度等から生じる。
【0129】
次に、ディレイティングファクター設定工程S109では、遅延歩留まり検証工程S302において算出されたLSIの実測歩留まりと、LSIを開発量産する前のディレイティングファクター設定工程S109において設定された予測歩留まりとの差に基づいて、予測関数特定工程S108において決定されディレイティングファクターと遅延歩留まりとの関係を補正する。この補正前及び補正後のそれぞれのディレイティングファクターと遅延歩留まりとの関係を図14に示す。
【0130】
図14は、図13に示す予測関数特定工程S108において決定されたディレイティングファクターと遅延歩留まりとの関係(実線で示す)と、この関係を遅延歩留まり検証工程S302の測定結果に基づいて補正したもの(破線で示す)とを示す図である。
【0131】
図14に示すように、最初のディレイティングファクター設定工程S109において予測歩留まりを設定すると、図14に示す補正前の遅延歩留まりとディレイティングファクターとの予測関数(実線で示す)に基づいて、ディレイティングファクターPrが得られる。ところが、実際のディレイティングファクターPrを用いて開発したLSIを量産後に評価すると、このLSIの遅延歩留まりが、図14中の実測歩留まり値であったとする。この場合に、実線で示す遅延歩留まりとディレイティングファクターとの予測関数を、破線で示す関数に補正する。そして、このようにして補正された新たな遅延歩留まりとディレイティングファクターとの関係を、以降のLSIの製品開発において用いる。
【0132】
以上説明したように、第3の実施形態によると、ディレイティングファクター設定工程S109において設定されたディレイティングファクターに基づいて開発されたLSIの実際の遅延歩留まり(実測歩留まり)を、LSIの量産後の遅延歩留まり検証工程S302において評価することができる。このため、LSIの開発以前に予測された予測歩留まりと、LSIの開発及び量産後に実際に評価された実測歩留まりとの差を、予測関数特定工程S108にフィードバックすることにより、遅延歩留まりとディレイティングファクターとの関係を適正に補正することができる。よって、これ以降に開発するLSIに設定される設計マージンをより現実的なものとして高精度化することができる。したがって、過不足のある設計マージンが設定されることを抑制することができる。
【0133】
尚、第3の実施形態における製品開発量産工程S301において、開発及び量産される製品の種類又は量産数は任意でよい。
【0134】
(第4の実施形態)
以下、本発明の第4の実施形態に係るLSIの設計マージンの設定方法について図面を参照しながら説明する。
【0135】
図15は、第4の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。尚、図15において、図1に示す第1の実施形態に係るLSIの設計マージンの設定方法と同一の工程には同一の符号を付す。
【0136】
図15に示すように、第4の実施形態の特徴は、テストチップ設計工程S101を行なう以前に、LSI設計特徴抽出工程S401として、製品化するLSIの特徴部分を複数のタイプに類型化して抽出する点にある。具体的には、製造ばらつきに起因してランダムに発生するばらつき(ランダムばらつき)及びシステマティックに発生するばらつき(システマティックばらつき)を共に考慮した上で設計マージンを設定する。ランダムばらつきとは、例えば遅延時間の標準値からの変動を正規分布として近似的に当てはめられるようなばらつきのことをいう。一方、システマティックばらつきとは、例えば信号伝搬遅延時間の標準値の規則的な“ずれ”に近似的に当てはめられるようなばらつきのことをいう。また、システマティックばらつきは、マスクレイアウトに依存して、半導体製造工程のリソグラフィー工程などで生じる。
【0137】
以下、第4の実施形態の特徴部分を特に詳しく説明する。
【0138】
まず、LSI設計特徴抽出工程S401では、製品化するLSIを分析することにより、LSIを構成する論理回路の回路セルを接続する信号パスのうちからクリティカルパスを抽出する。そして、抽出されたクリティカルパスに含まれるトランジスタのマスクレイアウトを分類する。
【0139】
次に、テストチップ設計工程、試作工程及び評価工程S101〜S103では、試作されたテストチップを用いて、例えばMOSトランジスタの飽和ドレイン電流の標準値からのシフト量(ずれ)を、次式(13a)又は式(13b)のように類型化すると共に、各類型をレイアウト変数の依存性として表す。
【0140】
ただし、ΔIA は類型Aにおけるドレイン電流シフト量を、ΔIB は類型Bにおけるドレイン電流シフト量を、LはMOSトランジスタのゲート長を、Wはゲート幅を、S1 及びS2 はそれぞれトランジスタのレイアウト各部の寸法を表す。
【0141】
また、上記の類型(類型A、類型B等)とは、レイアウト依存性の1つの単位として適用できるレイアウトの基本的な形状のことである。図16に、類型化されたMOSトランジスタのゲート長等のレイアウト変数の例を示す。
【0142】
図16は、論理回路を構成するクリティカルパスに含まれるMOSトランジスタを類型化した際のレイアウト変数の例を示す図である。
【0143】
図16に示すように、クリティカルパスに含まれるMOSトランジスタは、レイアウトの各部の寸法を表すレイアウト変数(ゲート長等)と、A又はB等の類型とで分類することができる。すなわち、類型化されたMOSトランジスタ(Tr1等)のうちの1つを標準トランジスタとして決めることにより、その標準トランジスタの電流分布を基準とした電流分布のシフト量ΔIを、式(13a)又は式(13b)のように各種のレイアウト変数をパラメータとして算出する。具体的には、クリティカルパスに含まれるMOSトランジスタをそれぞれ各レイアウトの寸法に基づいて類型化すると共に、式(13a)又は式(13b)に示すように、更にそれぞれの寸法により分類されるMOSトランジスタのレイアウト依存性に基づいてシフト量を計算する。
【0144】
次に、SPICEパラメータ抽出工程S104では、標準トランジスタとして設定されたトランジスタのSPICEパラメータを、第1の実施形態と同様に変数化しておく。
【0145】
次に、SPICEシミュレーション工程S105では、SPICEパラメータ抽出工程S104において抽出されたSPICEパラメータ、LSI設計特徴抽出工程S401において抽出された各トランジスタの類型が反映された回路モデル420、及び回路シミュレータを用いてモンテカルロ解析を行なう。
【0146】
具体的には、まず、図16に示す電流のシフト量を参照することにより、回路モデル420のネットリストの書式に記述された各MOSトランジスタのソース−ドレイン間に並列に、図16に示す電流シフト量に相当する電流値を持つ架空の電流源を挿入する。この例を図17に示す。
【0147】
図17は、回路モデル420のネットリストに記述されたMOSトランジスタに、標準トランジスタの電流分布を基準にした電流シフト量に相当する架空の電流源を挿入したネットリスト中の回路図を示す図である。
【0148】
図17に示すように、回路モデル420のネットリストに記載されたトランジスタ430に、電流のシフト量に相当する架空の電流源431を並列に挿入する。これにより、類型化された各トランジスタに固有のシステマティックばらつきが、回路モデル420を用いた回路シミュレーションにおいてそれぞれ考慮されることとなる。例えば、図16に示すNMOSトランジスタTr1のドレイン電流の場合、ランダムばらつきのみを考慮に入れると、正規分布で近似されたTr1の電流分布はN(μn ,σn 2)になるが、システマティックばらつきも考慮すると、図18に示すように、N(μn ×1.05,σn 2)となる。すなわち、ドレイン電流の標準値がシフトする。尚、回路モデル420のネットリストの記載に架空の電流源を挿入すること以外のモンテカルロ解析の方法は、第1の実施形態と同様である。このため、モンテカルロ解析の入力になるプロセス変数の分布と、これらに基づいて解析されるドレイン電流及び遅延時間の分布とは図18のようになる。
【0149】
図18は、SPICEシミュレーション工程S105における回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット)により解析されるMOSトランジスタのドレイン電流の分布、及び回路シミュレータから出力される遅延分布を表す図である。
【0150】
図18に示すように、第1の実施形態と同様にゲート長、しきい値電圧、及びゲート酸化膜厚の分布に従った乱数を発生させて変化させる。このようにすると、本実施形態においては回路シミュレータに入力される回路モデル420のネットリストに電流シフト量に相当する架空の電流源が書き込まれているため、回路シミュレータの内部で算出されるドレイン電流の分布がシフトする。これに伴い、出力される遅延時間の分布も同様にシフトする。すなわち、第1の実施形態と同様の方法でランダムばらつきを解析しているが、本実施形態においては、レイアウトに依存した電流分布のシフト量を供給する架空の電流源をネットリストに追加することによりシステマティックばらつきを考慮すると共に、このシステマティックばらつきに基づいて遅延分布を算出する。尚、これ以降の工程S106〜S109は第1の実施形態と同様であるため説明を省略する。
【0151】
以上、第4の実施形態によると、第1の実施形態により得られる効果に加えて次のような効果が得られる。
【0152】
すなわち、第4の実施形態によると、LSI設計特徴抽出工程S401において、LSIを構成する論理回路のクリティカルパスに含まれるトランジスタのマスクレイアウトを類型化することにより、LSIの製造ばらつきに起因するランダムばらつき及びシステマティックばらつきの2つのばらつき成分を考慮することができる。また、このようにして分類されたシステマティックばらつきをSPICEシミュレーションにおいて用いる回路モデル420のネットリストに架空の電流源として挿入することにより、そのシステマティックばらつきの特徴が反映された遅延時間(つまり遅延歩留まり)を算出することができる。よって、製造するLSIの現実的な製造ばらつきに対して適切な設計マージンを設定することができる。
【0153】
尚、第4の実施形態におけるSPICEシミュレーション工程S105において、回路モデル420のネットリストに挿入される架空の電流源は、電圧制御型の電流源でよい。
【0154】
【発明の効果】
第1のLSIの設計マージンの設定方法によると、製造しようとするLSIに要求される歩留まりに応じた特定設計マージンをLSIの製造ばらつきに対して設定することができる。よって、LSIを設計する際に、過剰な設計マージンが製造ばらつきに対して設定されることを回避することができる。
【0155】
第2のLSIの設計マージンの設定方法によると、実際のLSIの特徴を反映させた現実的な遅延歩留まり及びディレイティングファクターを算出することができる。したがって、第6の工程において、過不足のない特定設計マージンを適切且つ現実的に設定することができる。また、製造しようとするLSIに要求される遅延歩留まりに応じた設計マージン(特定設計マージン)をLSIの製造ばらつきに対して設定することができる。したがって、LSIを設計する際に、過剰な設計マージンがLSIの製造ばらつきに対して設定される事態を回避することができる。また、製造しようとするLSIに要求される信号伝搬遅延時間をLSIが満足する割合(遅延歩留まり)を、特定設計マージンとして設定されるディレイティングファクターによって簡潔に予測することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。
【図2】図1に示すテストチップ評価工程S103において測定されたNMOSトランジスタ及びPMOSトランジスタのドレイン電流の分布を示すグラフである。
【図3】図1に示すSPICEシミュレーション工程S105において、SPICEパラメータであるNMOSトランジスタ及びPMOSトランジスタのドレイン電流を変化させる条件を示す図である。
【図4】図3に示すA点〜D点に相当するドレイン電流のそれぞれが測定されるテストチップを構成するMOSトランジスタの電流−電圧特性のイメージ図である。
【図5】図3に示す条件を満たすように、SPICEパラメータのうちのいくつかを変数化させた例を示す表である。
【図6】図1に示すSPICEシミュレーション工程S105の回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット)により解析されるMOSトランジスタのドレイン電流の分布、及び回路シミュレータから出力される信号伝搬遅延時間の分布(遅延分布)を表す図である。
【図7】図3に示すA点〜D点におけるそれぞれのドレイン電流、並びに図6に示す信号伝搬遅延時間の分布に基づいて算出されたディレイティングファクター及び遅延歩留まりを示す表である。
【図8】図1に示す予測関数特定工程S108において求められたディレイティングファクターと遅延歩留まりとの関係を示す図である。
【図9】図3に示す条件とは異なる条件の例を示す図である。
【図10】本発明の第2の実施形態に係るLSIの設計マージンの設定方法において、配線特性による製造ばらつきを遅延変動要因とした場合に条件となる各プロセス変数の変化幅を示す図である。
【図11】本発明の第2の実施形態に係るLSIの設計マージンの設定方法におけるSPICEシミュレーション工程S105において、回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット及びネットリスト中のパラメータのセット)により解析されるMOSトランジスタのドレイン電流及び配線容量の分布、並びに回路シミュレータから出力される遅延分布を表す図である。
【図12】本発明の第2の実施形態に係るLSIの設計マージンの設定方法における予測関数特定工程S108において求められたディレイティングファクターと遅延歩留まりとの関係を示す図である。
【図13】本発明の第3の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。
【図14】図13に示す予測関数特定工程S108において決定されたディレイティングファクターと遅延歩留まりとの関係(実線で示す)、及びこの関係を遅延歩留まり検証工程S302の評価結果に基づいて補正したもの(破線で示す)とを示す図である。
【図15】本発明の第4の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。
【図16】図15に示すLSI設計特徴抽出工程S401において、LSIを構成する論理回路のクリティカルパスに含まれるトランジスタを分類した例を示す図である。
【図17】図15に示すSPICEシミュレーション工程S105において用いる回路モデルのネットリストに挿入する架空の電流源を示す図である。
【図18】図15に示すSPICEシミュレーション工程S105の回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット)により解析されるMOSトランジスタのドレイン電流の分布、及び回路シミュレータから出力される遅延分布を表す図である。
【図19】ASIC又はシステムLSI等に含まれる論理回路1を複数の信号パス4に分解した回路図である。
【図20】従来のLSIの設計マージンの設定方法により求められたディレイティングファクターP、V、及びTにおけるそれぞれの最良値(best)、標準値(typ)、及び最悪値(worst)を示す図である。
【図21】従来のLSIの設計マージンの設定方法の各工程を示す図である。
【図22】図21に示すコーナー条件設定工程S14において決定されるプロセス変数の変動幅を示す図である。
【図23】図21に示す回路シミュレーション工程S15、及びその次に行なわれるLSI遅延ばらつき予測工程S16を詳しく説明した図である。
【符号の説明】
120 回路モデル
121 期待歩留まり
130 直線
130n NMOS分布
130p PMOS分布
131 直線
132 直線
420 回路モデル
421 期待歩留まり
430 MOSトランジスタ
431 架空の電流源
【発明の属する技術分野】
本発明は、ASIC(Application Specific IC)又はシステムLSI等の設計を行なう際、製造プロセス上のばらつきに起因する性能ばらつきを考慮するために用いる設計マージンの設定技術に関するものである。
【0002】
【従来の技術】
近年、製造技術の発達と共にトランジスタの微細化又は集積化が急速に向上してきたため、CMIS(Complementary Metal Insulator Semiconductor)半導体集積回路(以下、LSIと称する)のワンチップ上に様々な機能を実現できるようになった。このようなLSIを開発する際には、通常、設計余裕すなわち設計マージンが設けられる。設計マージンを設定する上で考慮すべきファクターには、回路特性に影響を与えるファクターとして、回路の動作環境である電圧及び温度だけでなく、製造時のばらつき又はゆらぎも含められる。このようなLSIの製造時のばらつき又はゆらぎにより生じる信号伝搬遅延について図19を用いて説明する。
【0003】
図19は、ASIC又はシステムLSI等に含まれる論理回路を複数の信号パスに分解した回路図である。
【0004】
図19に示すように、一般に、ASIC又はシステムLSI等に含まれる論理回路1の信号パスは、例えば一対のフリップフロップ2の間にN段(Nは自然数)の回路セル(第1の回路セル〜第Nの回路セル)3が含まれる信号パス4に分解できる。N段の回路セル3の各回路セルは、一般にインバータ、NAND又はNOR等の論理回路素子からなる。また、これらのインバータ等からなるN段の回路セル3は配線からなる信号パス4により接続されている。このような論理回路1を設計する際には、信号パス4によって接続されたN段の回路セル3を信号が伝搬することによって生じる信号伝搬遅延時間(以下、遅延時間と略する)が、論理回路1に入力されるクロック信号のサイクルタイム(多くの場合、動作周波数若しくはクロック周波数の逆数、又はそれらの整数倍の周期)に基づいて決まる所定の時間内に収まっていることを要求される。この関係を次式(1)に示す。
【0005】
【数1】
【0006】
ただし、tcycle は論理回路1を設計する際に要求される遅延時間の上限を、ti はN段の回路セル3のうちのi段目の回路セルに入力された信号が出力されるまでに遅延する時間(遅延時間)を、Σti は一対のフリップフロップ2の間の各回路セルによって生じる信号伝搬遅延時ti の総和を、また、tothersは一対のフリップフロップ2のセットアップ時間及びクロック信号のスキュー等の総和を表す。
【0007】
一般に、設計マージンは、上記の遅延時間を考慮に入れて設定されるため、次式(2)に示すように、信号の伝搬を遅延させる種々の遅延変動要因をそれぞれ係数化したディレイティングファクター(derating factor)と呼ばれる係数(P、V、T)を用いて表される。
【0008】
ただし、式(2)におけるtworst は遅延時間Σti の最悪値を、ttyp は遅延時間Σti の標準値を、Pは製造ばらつきを遅延変動要因として係数化されたディレイティングファクターを、Vは電源電圧幅を遅延変動要因として係数化されたディレイティングファクターを、また、Tは温度幅を遅延変動要因として係数化されたディレイティングファクターを表す。
【0009】
このようなディレイティングファクターを用いれば、まず、遅延時間Σti の標準値ttyp を求めておき、その後、この標準値ttyp に各ディレイティングファクタの最悪値を掛け合わせたものを最悪条件下における遅延時間の最悪値として簡易的に見積もることができる。その結果、論理回路を省力設計することができる。ディレイティングファクターの具体的な値を図20に示す。
【0010】
図20は、式(2)に示すディレイティングファクターP、V、及びTにおけるそれぞれの最良値(best)、標準値(typ)、及び最悪値(worst)を示す図である。
【0011】
図20に示すように、P、V、及びTのいずれかで表される各ディレイティングファクターには、それぞれ最良値、標準値、及び最悪値がある。このうちの最良値及び最悪値は標準値を1としてそれぞれ決定される。これらのディレイティングファクターの最悪値を式(2)に代入すると、遅延時間の最悪値tworst を次式(3)により算出できる。一方、遅延時間の最良値tbestについても同様に、次式(4)により算出できる。そして、このようにして算出された遅延時間の最良値tbest及び最悪値tworst のそれぞれに相当する時間が遅延する条件下で、LSIの動作を回路設計時に確認する。
【0012】
ところで、LSIの品質は、LSIの設計マージンを過剰に設定することにより安全に確保することができるが、安全に確保できたとしても、反対に回路設計に無駄が多くなる。例えば、回路規模が増大するため、LSIの動作周波数のような性能が低下してしまう結果になる。したがって、過剰でない適切な設計マージンを評価することができると共に、評価された設計マージンに基づいたLSIの設計が行なえる技術がないと、最近のデジタルシグナルプロセッサのような性能及び品質の双方を満足する最適なLSIを効率的に開発することは困難になる。
【0013】
ところが、製造ばらつきに対する適切な設計マージンを設定することは、製造ばらつきの発生メカニズムが複雑であるために容易ではない。すなわち、電圧又は温度に起因するばらつきは、それぞれ1つの変数に対する回路の応答に基づいて設定できるのに対して、製造ばらつきを決定するための変数(プロセス変数)は多数あるため、製造ばらつきに対する設計マージンを設定することは困難になる。このため、従来、製造ばらつきに対しては、図21に示すようなLSIの設計マージンの設定方法が用いられてきた。以下、詳しく説明する。
【0014】
図21は、従来のLSIの設計マージンの設定方法の各工程を示す図である。
【0015】
また、図22は、図21に示す従来のLSIの設計マージンの設定方法におけるコーナー条件設定工程S14において決定されるプロセス変数の変動幅を示す図である。
【0016】
図21に示すように、まず、テストチップ設計工程S10では、製造しようとしているLSIのテストチップを設計する。
【0017】
次に、テストチップ試作工程S11では、テストチップ設計工程S10において設計したテストチップを試作する。
【0018】
次に、テストチップ評価工程S12では、テストチップ試作工程S11において試作したテストチップを構成する素子(トランジスタ等)の標準となる特性(標準特性)、例えばトランジスタの標準特性として、トランジスタの電圧−電流特性を測定する。
【0019】
次に、標準パラメータ抽出工程S13では、テストチップ評価工程S12において測定されたテストチップの標準特性に基づいて、後述する回路シミュレーション工程S15において用いるSPICE(Simulation Program with Integrated Circuit Emphasis)パラメータの標準値を抽出する。
【0020】
次に、コーナー条件設定工程S14では、標準パラメータ抽出工程S13において抽出されたSPICEパラメータが製造プロセスを通して変動すると見込まれる幅(変動幅)を決定する。具体的には、まず、プロセス変数の製造プロセスにおける変動幅が規定されたばらつき仕様20等に基づいて、製造ばらつきに起因するゲート長、しきい値電圧、及びゲート酸化膜厚等のプロセス変数の変動幅を図22のように決定する。
【0021】
図22は、ばらつき仕様20に基づいて決定されたプロセス変数の変動幅の一例を示す図である。
【0022】
図22に示すように、ばらつき仕様20に基づくことにより、製造ばらつきに起因するゲート長、しきい値電圧、及びゲート酸化膜厚等の各プロセス変数の変化幅、すなわち最小値(min)及び最大値(max)を決定することができる。そして、これらのプロセス変数の変動幅を、トランジスタの標準特性から得られたSPICEパラメータの標準値に反映すると、SPICEパラメータのコーナー条件である最小値及び最大値を得ることができる。尚、一般に、ばらつき仕様20に基づいて決定されるにSPICEパラメータのコーナー条件のうちの最高値(上限)は、プロセス変数の変化幅の標準値(μ)から標準偏差(σ)を3倍した値を引いた値が選ばれる。一方、コーナー条件における最低値(下限)は、プロセス変数の変化幅の標準値(μ)に標準偏差(σ)を3倍した値を加えた値が選ばれる。
【0023】
次に、回路シミュレーション工程S15では、簡単な回路モデル21を用いてSPICEパラメータの標準値及びコーナー条件における回路シミュレーションを行なう。具体的な工程を図23に示す。
【0024】
図23は、図21に示す回路シミュレーション工程S15及びその後に行なわれるLSI遅延ばらつき予測工程S16を詳しく示す図である。
【0025】
図23に示すように、回路シミュレーション工程S15は、具体的には標準SPICEシミュレーション工程S15aとスローSPICEシミュレーション工程S15bとからなる。標準SPICEシミュレーション工程S15aでは、標準値のSPICEパラメータ(標準SPICEパラメータ)を用いてSPICEシミュレーションを行なうことにより、標準遅延時間ta を計算する。これに対して、スローSPICEシミュレーション工程S15bでは、コーナー条件のうちの最大値のSPICEパラメータ(スローSPICEパラメータ)を用いてSPICEシミュレーションを行なうことにより、最悪遅延時間tb を計算する。このために、回路モデルとして簡易的な2入力NAND(2NAND)等が想定されたネットリストとして、標準SPICEシミュレーション工程S15a用に標準ネットリストを用意すると共に、スローSPICEシミュレーション工程S15b用にはスローネットリストを用意する。
【0026】
また、図23に示すように、LSI遅延ばらつき予測工程S16は、具体的にはディレイティングファクター計算工程S16’からなる。ディレイティングファクター計算工程S16’では、スローSPICEシミュレーション工程S15bにおいて計算された最悪遅延時間tb が、標準SPICEシミュレーション工程S15aにおいて計算された標準遅延時間ta に対してどれくらいの変動を生じているかを次式(5)を用いて計算する。
【0027】
P={(最悪遅延時間)/(標準遅延時間)}≧1 …(5)
これにより計算された遅延変動率が、製造ばらつきを遅延変動要因として係数化されたディレイティングファクターPである。すなわち、このようにして計算されたディレイティングファクターPを設計マージンとして、LSIの製造ばらつきに対して設定する。
【0028】
以上説明したように、従来のLSIの設計マージンの設定方法では、LSIのテストチップを用いて測定されたトランジスタの標準特性から、回路シミュレーションにおいて用いられる標準SPICEパラメータを抽出すると共に、抽出されたSPICEパラメータのコーナー条件を、一般的なプロセス変数のばらつき仕様20に基づいて決定する。また、プロセス変数のばらつき仕様20に基づいて決定されたSPICEパラメータのコーナー条件を用いて回路遅延の応答を回路シミュレーションにより求めると共に、その回路遅延に基づいて算出されるディレイティングファクターを設計マージンとする。
【0029】
【発明が解決しようとする課題】
しかしながら、前記の従来のLSIの設計マージンの設定方法では、SPICEシミュレーションにおいて用いられるSPICEパラメータのコーナー条件(上限及び下限)を、図22に示すプロセス変数のばらつき仕様20に基づいて決定していたため、実際にはほとんど生じる可能性のない仕様値の組合せを用いていた。例えば、SPICEパラメータのコーナー条件のうちの上限は、図22に示すゲート長、しきい値電圧、及びゲート酸化膜厚が全て最大値(max)になる組合せである。ところが、これらのプロセス変数が同時に最大値になる確率は非常に小さいため、実際には起こり難い。よって、従来は、非現実的なコーナー条件を有するSPICEパラメータを用いてSPICEシミュレーションを行なっていた。このため、SPICEシミュレーションにより算出される遅延時間に基づいて計算されたディレイティングファクターは、過剰な値になり易かった。つまり、従来の方法では、過剰な設計マージンを設定する事態が起こり易かった。また、回路シミュレーション工程S15において用いられていた回路モデル21が、図23に示すようにごく簡単なモデルとして設定されていたため、実際のLSI回路の特徴を反映しているとは言い難かった。このため、設定される設計マージンに過不足が生じることがあった。
【0030】
前記に鑑み、本発明は、LSIを設計する際に過剰な設計マージンが設定されることを回避しながら、設定される設計マージンに実際のLSIの特徴を反映できるようにすることを目的とする。
【0031】
【課題を解決するための手段】
本発明の第1のLSIの設計マージンの設定方法は、LSIを設計する際に製造ばらつきに対して設定される設計マージンと歩留まりとの関係を予測する工程と、予測された設計マージンと歩留まりとの関係に基づいて、所定の歩留まりを満足する特定設計マージンを算出する工程とを備えることを特徴とするLSIの設計マージンの設定方法である。
【0032】
第1のLSIの設計マージンの設定方法によると、製造ばらつきに対して設定される設計マージンとLSIの歩留まりとの関係を予測することができるため、所定の歩留まりを満足する特定設計マージンを算出することができる。すなわち、製造しようとするLSIに要求される歩留まりに応じた特定設計マージンをLSIの製造ばらつきに対して設定することができる。よって、LSIを設計する際に、過剰な設計マージンが製造ばらつきに対して設定されることを回避することができる。
【0033】
第1のLSIの設計マージンの設定方法において、歩留まりは、LSIの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まりであり、設計マージンは、信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターであることが好ましい。
【0034】
このようにすると、LSIの論理回路を伝搬する信号が所定の時間遅延する確率を、LSIの論理回路を伝搬する信号が遅延する時間(信号伝搬遅延時間)に対して累積した遅延歩留まりと、信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターとの関係を予測することができる。すなわち、製造しようとするLSIに要求される信号伝搬遅延時間をLSIが満足する割合(遅延歩留まり)を、LSIの製造ばらつきに対する設計マージンとして設定されるディレイティングファクターにより簡潔に予測することができる。このため、前述の効果が確実に得られる。
【0035】
第1のLSIの設計マージンの設定方法における設計マージンと歩留まりとの関係を予測する工程は、LSIの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとする回路シミュレーションを、LSIの設計上の特徴を反映した回路モデルに基づいて行なうことにより、設計マージンと歩留まりとの関係を予測する工程を含んでいることが好ましい。
【0036】
このようにすると、LSIの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとし且つLSIの回路モデルに基づいた回路シミュレーションを行なうことにより、LSIの歩留まりとLSIの製造ばらつきに対して設定される設計マージンとの関係を予測することができる。このため、回路シミュレーションのパラメータになるシミュレーション情報に、テストチップの回路特性を反映させることができると共に、回路シミュレーションにLSIの回路モデルを反映させることができる。よって、LSIの歩留まりとLSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、実際のLSIの特徴部分を反映させることができる。したがって、実際のLSIの製造ばらつきに対して、過不足のない設計マージンを適切且つ現実的に設定することができる。
【0037】
上記のテストチップ及び回路モデルを用いる場合、回路モデルに反映されるLSIの設計上の特徴には、LSIのクリティカルパスに関する情報が少なくとも含まれていることが好ましい。
【0038】
このようにすると、LSIを構成する論理回路に含まれる信号パスのうちで、LSIの動作速度を律速するクリティカルパスに関する特徴を、回路シミュレーションにおいて用いる回路モデルに反映させることができる。このため、LSIの歩留まりをより正確に予測することができる。したがって、前述の効果が確実に得られる。
【0039】
本発明の第2のLSIの設計マージンの設定方法は、LSIを設計する際に用いる設計マージンを製造ばらつきに対して設定する方法であって、LSIの設計上の特徴を反映したテストチップを用いて、該LSIの回路特性を測定する第1の工程と、LSIの設計上の特徴を反映した回路モデルを構築する第2の工程と、第2の工程において構築された回路モデルを用いて行なわれる回路シュミレーションに必要なシミュレーション情報を、第1の工程において測定された回路特性から少なくとも抽出する第3の工程と、第3の工程において抽出されたシミュレーション情報をパラメータとする回路シミュレーションを、第2の工程において構築された回路モデルを用いて行なうことにより、LSIの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まり、及び信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターを算出する第4の工程と、第4の工程において算出された遅延歩留まりとディレイティングファクターとの関係を決定する第5の工程と、第5の工程において決定された関係に基づいて、所定の遅延歩留まりを満足する特定ディレイティングファクターを算出すると共に、算出された該特定ディレイティングファクターを特定設計マージンとして前記製造ばらつきに対して設定する第6の工程とを備えていることを特徴とするLSIの設計マージンの設定方法である。
【0040】
第2のLSIの設計マージンの設定方法によると、第1の工程において、LSIの設計上の特徴を反映したテストチップの回路特性を測定すると共に、第4の工程において、測定された回路特性から抽出されたシミュレーション情報をパラメータとする回路シミュレーションを行なうことができる。また、この第4の工程における回路シミュレーションには、LSIの設計上の特徴を反映した回路モデルを用いるため、第5の工程において、実際のLSIの特徴を反映させた現実的な遅延歩留まり及びディレイティングファクターを算出することができる。したがって、第6の工程において、過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0041】
また、第2のLSIの設計マージンの設定方法によると、第4の工程において、LSIの論理回路を伝搬する信号が所定の時間遅延する確率を遅延時間に対して累積した遅延歩留まり、及び信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターを算出することができると共に、第5の工程において、これらの遅延歩留まりとディレイティングファクターとの関係を決定することができる。すなわち、製造するLSIに要求される信号伝搬遅延時間をLSIが満足する割合(遅延歩留まり)を、特定設計マージンとして設定されるディレイティングファクターによって予測することができる。
【0042】
また、第2のLSIの設計マージンの設定方法によると、第6の工程では、第5の工程において決定された遅延歩留まりとディレイティングファクターとの関係に基づいて、所定の遅延歩留まりを満足する特定ディレイティングファクターを、LSIの製造ばらつきに対する特定設計マージンとして設定することができる。すなわち、製造しようとするLSIに要求される遅延歩留まりに応じた設計マージン(特定設計マージン)をLSIの製造ばらつきに対して設定することができる。したがって、LSIを設計する際に、過剰な設計マージンがLSIの製造ばらつきに対して設定される事態を回避することができる。
【0043】
第2のLSIの設計マージンの設定方法における第3の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するトランジスタ特性のばらつき成分が少なくとも含まれていることが好ましい。
【0044】
このようにすると、第3の工程では、第1の工程において測定された回路特性から、LSIの製造ばらつきに起因するトランジスタ特性のばらつき成分を少なくとも抽出することができる。このため、第4の工程では、LSIを構成する論理回路を伝搬する信号の遅延変動要因となるトランジスタ特性のばらつき成分に基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、LSIの遅延歩留まりと、LSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、LSIの現実的な回路特性を反映させることができる。したがって、第6の工程において、LSIの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0045】
シミュレーション情報にトランジスタ特性のばらつき成分が含まれている場合、第4の工程における回路シミュレーションにおいて、回路モデルを構成するNチャネルMISトランジスタ及びPチャネルMISトランジスタのドレイン電流が共に増加又は減少するようにパラメータを変化させることが好ましい。
【0046】
このようにすると、NMISトランジスタ及びPMISトランジスタのドレイン電流が共に増加又は減少をする場合だけを扱うことができるため、特定ディレイティングファクターを第6の工程において設定するまでの処理を効率的に且つ容易に行なうことができる。尚、このような場合だけを考えてもよいのは、NMISトランジスタとPMISトランジスタとの類似性を考慮に入れていることによる。
【0047】
第2のLSIの設計マージンの設定方法における第3の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するトランジスタ特性のばらつき成分及び配線特性のばらつき成分が少なくとも含まれていることが好ましい。
【0048】
このようにすると、第3の工程では、第1の工程において測定された回路特性から、LSIの製造ばらつきに起因するトランジスタ特性及び配線特性のばらつき成分を少なくとも抽出することができる。このため、第4の工程では、LSIを構成する論理回路を伝搬する信号の遅延変動要因となるトランジスタ特性及び配線特性のばらつき成分に基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、LSIの遅延歩留まりと、LSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、LSIの現実的な回路特性を反映させることができる。したがって、第6の工程において、LSIの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0049】
第2のLSIの設計マージンの設定方法における第3の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するランダムばらつきが少なくとも含まれていることが好ましい。
【0050】
このようにすると、第3の工程では、第1の工程において測定された回路特性から、LSIの製造ばらつきに起因してランダムに発生するばらつき成分(ランダムばらつき)を少なくとも抽出することができる。このため、第4の工程では、LSIを構成する論理回路を伝搬する信号の遅延変動要因となるランダムばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、LSIの遅延歩留まりと、LSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、LSIの現実的な回路特性を反映させることができる。したがって、第6の工程において、LSIの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0051】
第2のLSIの設計マージンの設定方法における第3の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するランダムばらつき及びシステマティックばらつきが少なくとも含まれていることが好ましい。
【0052】
このようにすると、第3の工程では、第1の工程において測定された回路特性から、LSIの製造ばらつきに起因してシステマティックに発生するばらつき成分(システマティックばらつき)及びランダムばらつきを少なくとも抽出することができる。このため、第4の工程では、LSIを構成する論理回路を伝搬する信号の遅延変動要因となるランダムばらつき及びシステマティックばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、LSIの遅延歩留まりと、LSIの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、LSIの現実的な回路特性を反映させることができる。したがって、第6の工程において、LSIの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【0053】
シミュレーション情報にシステマティックばらつきに関する情報が含まれている場合、システマティックばらつきは、回路モデルを構成するトランジスタを流れる電流のマスクレイアウトに対する依存性に基づいて複数タイプに類型化されることが好ましい。
【0054】
このようにすると、回路モデルを構成するトランジスタを流れる電流がマスクレイアウトに対する依存性に基づいて複数のタイプに類型化されたシステマティックばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。したがって、前述の効果が確実に得られる。
【0055】
また、シミュレーション情報にシステマティックばらつきに関する情報が含まれている場合、第4の工程における回路シミュレーションにおいて、システマティックばらつきは、回路モデルを構成するトランジスタに並列に接続された架空の電流源として扱われることが好ましい。
【0056】
このようにすると、第4の工程における回路モデルを構成するトランジスタに並列に接続された架空の電流源として、すなわち、ネットリストの書式の中にだけ記載された補正用の電流源として、システマティックばらつきを表すことができる。このため、トランジスタを流れる電流値の“ずれ”を引き起こすシステマティックばらつきの特徴を、回路シミュレーションにより算出される遅延歩留まり及びディレイティングファクタに適切に反映させることができる。したがって、前述の効果が確実に得られる。
【0057】
第1又は第2のLSIの設計マージンの設定方法において、特定設計マージンに基づいて設計及び製造がされたLSIの実際の遅延歩留まりと所定の遅延歩留まりとの差に基づいて、遅延歩留まりとディレイティングファクタとの関係を補正することが好ましい。
【0058】
このようにすると、設定された特定設計マージンに基づいて現実に製造されたLSIの実際の遅延歩留まりと、製造する前に予測された遅延歩留まりとの差を、それ以降に製造されるLSIの製造ばらつきに対する設計マージン及び遅延歩留まりに反映させることができる。よって、後に開発するLSIに設定される設計マージンをより現実的なものとして高精度化することができる。したがって、過不足のある設計マージンが設定されることを抑制することができる。
【0059】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係るLSIの設計マージンの設定方法について図面を参照しながら説明する。
【0060】
図1は、第1の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。尚、本実施形態においては、CMISトランジスタの一種であるCMOSトランジスタの製造ばらつきを遅延変動要因とした場合のその製造ばらつきに対して設計マージンを設定する方法について説明する。
【0061】
図1に示すように、まず、テストチップ設計工程S101では、製造しようとするLSIを構成する各種のトランジスタが搭載されたテストチップを設計する。
【0062】
次に、テストチップ試作工程S102では、テストチップ設計工程S101において設計されたテストチップを例えば複数個試作する。
【0063】
次に、テストチップ評価工程S103では、テストチップ試作工程S102において試作されたテストチップに搭載された各種のトランジスタのうちのNMOSトランジスタ及びPMOSトランジスタのそれぞれのトランジスタ特性、例えば電流−電圧特性を少なくとも測定する。
【0064】
図2は、テストチップ試作工程S102において試作されたテストチップを用いて測定されたMOSトランジスタの電流特性をプロットしたグラフである。ただし、横軸はNMOSトランジスタの飽和ドレイン電流を表しているのに対して、縦軸はPMOSトランジスタの飽和ドレイン電流を表している。
【0065】
図2に示すように、テストチップ評価工程S103において測定されたMOSトランジスタの電流特性は、NMOSトランジスタの飽和ドレイン電流とPMOSトランジスタの飽和ドレイン電流とを表す1つの点として表される。また、テストチップ評価工程S103では、テストチップ試作工程S102において試作された複数個のテストチップを用いて、各テストチップに搭載された複数のMOSトランジスタの電流−電圧特性が測定されているため、図2に示すグラフには複数の点がプロットされている。このようにしてプロットされたNMOSトランジスタの飽和ドレイン電流の分布は、図2に示すNMOS分布130nになる。これに対して、PMOSトランジスタの飽和ドレイン電流の分布は、図2に示すPMOS分布130pになる。ただし、図2に示す例えばNMOS分布130nの測定回数(縦軸)は簡易的なものであるため、縦軸のPMOSトランジスタの飽和ドレイン電流に対応したものではない。
【0066】
ここで、上記のNMOS分布130n及びPMOS分布130pを、それぞれ1次元の正規分布関数で近似すると共に、それぞれの標準値(期待値)μ及び標準偏差σを算出する。これらの値に基づいて、A点(μn ,μp )、B点(μn −σn ,μp −σp )、C点(μn −2σn ,μp −2σp )、及びD点(μn −3σn ,μp −3σp )を通る直線を考える。この直線を図3に示す。ただし、μn 、σn は、順に、NMOS分布130nの正規分布関数に基づいて算出された標準値(期待値)、標準偏差を表すのに対して、μp 、σp は、順に、PMOS分布130pの正規分布関数に基づいて算出された標準値、標準偏差を表す。
【0067】
図3は、上記のA点〜D点、及びこれらの点を通る直線130を示す図である。
【0068】
図3に示すように、A点〜D点は、それぞれ互いに異なる飽和ドレイン電流の値を示している。これらの点に相当する飽和ドレイン電流が測定された例えばNMOSトランジスタの電流−電圧特性は、図4のようなイメージ図になる。尚、PMOSトランジスタの電流−電圧特性においても同様のイメージ図になる。
【0069】
図4に示すように、A点〜D点に相当するNMOSトランジスタの電流−電圧特性は、製造ばらつきに起因して、それぞれ互いに異なる電流−電圧特性として表される。尚、図4に示す4つの電流−電圧特性は、それぞれNMOSトランジスタのドレイン電流の大きい方から順に、A点、B点、C点、D点にそれぞれ対応している。
【0070】
また、図3に示すように、A点〜D点を線分で結ぶと1つの線分が形成されると共に、その線分を延長すると1つの直線130が形成される。このようにして形成された直線130には次のような意味が含まれている。
【0071】
図19を用いて既に説明したように、LSIを構成する論理回路を分解すると、複数の回路セルと、その回路セル同士を接続する複数の信号パスとに分解できる。特に、図19に示すようなスタティックな回路セルを接続する信号パスを伝搬する信号の速さは、回路セルを構成するNMOSトランジスタ及びPMOSトランジスタのドレイン電流の値が共に最小値になる場合に最も遅くなり、反対にNMOSトランジスタ及びPMOSトランジスタのドレイン電流の値が共に最大値になる場合に最も速くなる。このため、論理回路を設計する際のタイミング検証において必要とされるコーナー条件(回路シミュレーションのパラメータの上限及び下限)を、図3に示す直線130の上に設定できると近似的に考えられる。すなわち、図2に示すNMOS分布130nとPMOS分布130pとの2次元の分布を近似した2次元の正規分布関数は、図2に示す楕円のようになるが、スタティックな回路セルから構成される論理回路のNMOSトランジスタ及びPMOSトランジスタのドレイン電流に設定すべきコーナー条件は、その論理回路の特徴を考慮に入れると、図3に示す直線130の上に設定できると見込まれる。また、図3に示す直線130は、近似的に、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係を表わしているといってよい。
【0072】
次に、SPICEパラメータ抽出工程S104では、図2に示す測定結果に基づいて、後述するSPICEシミュレーション工程S105において用いるSPICEパラメータを抽出する。この際、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係が、前述の図3に示す直線130に相当する関係を満たすように、SPICEパラメータうちのいくつかを変数化しておく。このような変数化のための条件は、例えば図5のようになる。
【0073】
図5は、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係が図3に示す直線130に相当する関係を満たすように変数化されたSPICEパラメータの条件を示す表である。
【0074】
図5に示すように、例えば変数化するSPICEパラメータとしてMOSトランジスタのゲート長、しきい値電圧、及びゲート酸化膜厚の3つのプロセス変数を簡単のために考える。この場合、図3に示すA点〜D点におけるそれぞれの変化幅は、例えばテストチップ評価工程S103において測定された電流−電圧特性のフィッティング等により、図5に示す割合になる。この割合は、各SPICEパラメータの標準値に対する割合を%表示で表したものである。すなわち、図5に示すSPICEパラメータの変化幅とは、NMOSトランジスタ及びPMOSトランジスタの上記3つのSPICEパラメータを変数化することにより、図3に示す直線130の上を、A点、B点、C点、D点という順番でドレイン電流が減少する条件を見出したものである。尚、SPICEパラメータとしては、例えば米国Avant! Corporation社発行の「Star Hspice Manual(Release 2000.2,May 2000)」に具体的な記載がある。
【0075】
次に、SPICEシミュレーション工程S105では、上記のような条件下で変数化されたSPICEパラメータ、及びLSIの回路モデル120を用いて、回路シミュレータによりモンテカルロ解析を行なう。モンテカルロ解析とは、特定の確率分布に応じて発生させた乱数を入力変数として、この乱数毎に通常の解析を繰り返して実施すると共に、解析された結果を総合することにより、出力としての確率分布を得るという統計解析手法である。また、回路シミュレータとしては、例えば米国Synopsys社製のHSPICEを用いる。また、変数化するSPICEパラメータは、例えば図5に示すゲート長、しきい値電圧、及びゲート酸化膜厚の3変数とする。また、テストチップ評価工程S103において、上記の3つのSPICEパラメータ(ゲート長等)以外のプロセス変数の分布も測定しておく。
【0076】
以下、SPICEシミュレーション工程S105において行なわれるSPICEシミュレーションを具体的に説明する。
【0077】
図6は、回路シミュレータに入力される3つのプロセス変数、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット)により解析されるMOSトランジスタのドレイン電流の分布、及び回路シミュレータから出力される信号伝搬遅延時間の分布(以下、遅延分布と称する)を表す図である。
【0078】
図6に示すように、まず、SPICEパラメータ抽出工程S104において抽出された図6に示す3つのプロセス変数(ゲート長等)を回路シミュレータに入力すると共に、これらの分布に従った乱数を回路シミュレータによって発生させて変化させる。この際、3つのプロセス変数の分布に従った3つの正規乱数はそれぞれ互いに相関があるため、回路シミュレータ内に1つの正規乱数を最初に発生させた後、相関のある3つの正規乱数を発生させるようにする。3つの正規乱数を発生させると、回路シミュレータの内部において、1組の乱数セット毎に、ゲート長等の1組のSPICEパラメータが生成される。ただし、このとき生成される1組のSPICEパラメータによって生成されるNMOS及びPMOSトランジスタの電流−電圧特性の対は、前述の通り、図3の直線130で示す関係に従うように設定しておく。そして、SPICEパラメータが生成されると、(各乱数セット)毎に遅延時間が計算されると共に、各SPICEパラメータのセットに基づく遅延時間の全体の分布としての遅延分布が出力される。尚、入力されるプロセス変数であって、ゲート長のようにネットリストの書式の中でも変数化できるものであれば、ネットリスト中の該当する変数を変化させるようにしてもよい。また、SPICEシミュレーションにおいて用いる回路モデル120には、LSIを構成する論理回路の信号パスの中で信号伝搬の最も遅いクリティカルパスのネットリストを抽出して用いる。このようなネットリストの書式としては、例えば米国Avant! Corporation社発行のStar−Hspice Manual(Release 2000.2,May 2000)に記述がある。尚、図6には、従来の遅延時間のコーナー条件(上限及び下限)も併せて示す。
【0079】
次に、ディレイティングファクター計算工程S106では、SPICEシミュレーション工程S105において算出された遅延分布に基づいて最悪遅延時間及び標準遅延時間を算出すると共に、式(5)(「従来の技術」参照)に最悪遅延時間及び標準遅延時間を代入して製造ばらつきに関するディレイティングファクターを算出する。具体的に、標準遅延時間は、MOSトランジスタのドレイン電流が図3に示すA点(μn ,μp )に相当するときの遅延時間になる。一方、仮にMOSトランジスタのドレイン電流が図3に示すB点(μn −σn ,μp −σp )、C点(μn −2σn ,μp −2σp )、D点(μn −3σn ,μp −3σp )のいずれかに相当する遅延時間が最悪遅延時間であるとすると、それぞれに対応するディレイティングファクターP1 、P2 、P3 は、それぞれ順に式(6)、式(7)、式(8)に従って算出される。
【0080】
ただし、tpd(Idn ,Idp )は、NMOSトランジスタの飽和ドレイン電流Idn 及びPMOSトランジスタの飽和ドレイン電流Idp を変数とするクリティカルパスの遅延時間を表す。
【0081】
図7は、図3に示すA点〜D点の飽和ドレイン電流と、上式(6)〜式(8)により算出されたディレイティングファクターとの関係を示す表である。
【0082】
図7に示すように、MOSトランジスタの飽和ドレイン電流とディレイティングファクターとの関係は非線形になることがわかる(図7の中の遅延歩留まりについては次に説明する)。
【0083】
次に、遅延歩留まり計算工程S107では、SPICEシミュレーション工程S105において算出された遅延分布の累積確率分布である遅延歩留まりY(tpd)を計算する。具体的には、期待値(標準値)μ及び標準偏差σを持つ正規分布であるN(μ,σ2 )を積分する次式(9)に従って遅延歩留まりY(tpd)を計算する。
【0084】
【数2】
【0085】
上式(9)に従って算出された遅延歩留まりY(tpd)を図7に示す。
【0086】
図7に示すように、ディレイティングファクターPの値が増加するに従い、遅延歩留まりの値も増加する。すなわち、ディレイティングファクターPの値が大きいほど、LSIに要求される遅延時間が緩和されるため、不良品とみなされるLSIの数が少なくなる。尚、図7に示すように、遅延歩留まりは、遅延時間が標準値の場合に0.5(50%)になると共に、遅延歩留まりの上限は1.0(100%)になる。
【0087】
次に、予測関数特定工程S108では、ディレイティングファクター計算工程S106において計算されたディレイティングファクターP(tpd)と、遅延歩留まり計算工程S107において計算された遅延歩留まりY(tpd)との関係を表す予測関数を図8に示すように決定する。
【0088】
図8は、ディレイティングファクターP(tpd)と、遅延歩留まりY(tpd)との関係を示すグラフである。
【0089】
図8に示すように、ディレイティングファクター設定工程S109では、予測関数特定工程S108において決定されたディレイティングファクターPと遅延歩留まりYとの関係に基づいて、LSIの遅延歩留まりとして要求される期待歩留まり121を設定する。例えば、90%の遅延歩留まりを得たいのであれば、設定マージンとしてディレイティングファクターを1.15に設定する。このようにすると、設定された期待歩留まり121に対応するディレイティングファクターを図8に示す関係から算出することができるため、算出されたディレイティングファクターを製造ばらつきに対する設計マージンとして設定することができる。尚、期待歩留まり121を満足する製造ばらつきに関するディレイティングファクターP(次式(10)におけるPworst )、電源電圧幅に関するディレイティングファクターV、及び温度幅に関するディレイティングファクターTのそれぞれの最悪値に基づいて、全体としての最悪遅延時間tworst は次式(10)にしたがって計算できる。
【0090】
以上説明したように、第1の実施形態によると、テストチップ評価工程S103において、テストチップを用いてトランジスタ特性(例えばMOSトランジスタの電流−電圧特性)の測定を行なうと共に、これにより測定されたトランジスタ特性に基づいてSPICEシミュレーションを行なうことができる。このため、製造ばらつきに起因するトランジスタ特性のばらつき成分が考慮された遅延分布を算出することができる。よって、過不足を抑えた現実的な設計マージンをLSIの製造ばらつきに対して設定することができる。
【0091】
また、第1の実施形態によると、予測関数特定工程S108において、ディレイティングファクターと遅延歩留まりとの関係を決定できる。このため、製品化されるLSIに要求される期待歩留まり121を決めるだけで、その期待歩留まり121を満足する適切なディレイティングファクター(つまり設計マージン)を容易に算出することができる。また、図6に示すように、従来の方法により設定されていたコーナー条件よりも適切且つ現実的なコーナー条件を設定することができる。
【0092】
また、第1の実施形態によると、図3の直線130で示すように、NMOSトランジスタ及びPMOSトランジスタのドレイン電流が共に増加又は減少をする場合だけを扱うことができるため、ディレイティングファクターを設定するまでの処理を効率的に且つ容易に行なうことができる。
【0093】
また、第1の実施形態によると、SPICEシミュレーション工程S105における回路モデル120のネットリストの書式の中に、LSIの論理回路における信号パスの中で最も遅い信号パスとして抽出されたクリティカルパスに関する情報を記述している。このため、クリティカルパスを記述したネットリストを用いるSPICEシミュレーションによって、LSIの遅延歩留まりをより正確に予測することができる。
【0094】
尚、第1の実施形態において、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係を、図3に示す直線130に相当する関係になるように制限した。しかし、直線130に相当する関係になるようなプロセス変数を与えることが困難な場合には、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係が、図9に示す直線131と直線132との間の領域内に相当する関係になるようにしてもよい。また、NMOSトランジスタのドレイン電流とPMOSトランジスタのドレイン電流との関係が非線形になることを考慮する場合は、直線130、131、及び132を曲線にしてもよい。
【0095】
また、第1の実施形態において、NMOS分布130n及びPMOS分布130pをそれぞれ正規分布と仮定して全ての処理を行なったが、正規分布でなくてもよい。
【0096】
また、第1の実施形態において、テストチップを用いてMOSトランジスタの電流−電圧特性を測定したが、他の特性を測定してもよい。
【0097】
また、第1の実施形態において、図7に示すMOSトランジスタの飽和ドレイン電流がμ、(μ−σ)、(μ−2σ)、及び(μ−3σ)の場合の遅延歩留まり及びディレイティングファクターについて説明した。しかし、この飽和ドレイン電流の間隔は説明の便宜上設定した値であるため、任意の値でもよい。
【0098】
また、第1の実施形態におけるテストチップ試作工程S102において、複数個のテストチップを試作したが、1個のテストチップを試作すると共に、このテストチップに搭載されている複数のMOSトランジスタの電流−電圧特性を測定するだけでもよい。
【0099】
(第2の実施形態)
以下、本発明の第2の実施形態に係るLSIの設計マージンの設定方法について図面を参照しながら説明する。
【0100】
第2の実施形態の特徴は、LSIを構成する論理回路の遅延変動要因として、第1の実施形態において説明したトランジスタ特性のばらつき成分に加えて、LSIの配線特性のばらつき成分も考慮に入れて製造ばらつきに対する設計マージンを設定する点にある。
【0101】
よって、以下、本実施形態の特徴部分について特に詳しく説明する。
【0102】
図1は、第2の実施形態に係るLSIの設計マージンの設定方法、特に、CMISトランジスタの一種であるCMOSトランジスタの特性、及びLSIの配線特性のばらつき成分を遅延変動要因とした場合の製造ばらつきに対する設計マージンを設定する方法の各工程を示す図でもある。
【0103】
図1に示すように、まず、テストチップ設計工程S101では、設計マージンを設定しようとするLSIを構成する各種のトランジスタ及び配線が形成されたテストチップを設計する。
【0104】
次に、テストチップ試作工程S102では、テストチップ設計工程S101において設計されたテストチップを複数個試作する。
【0105】
次に、テストチップ評価工程S103では、テストチップ試作工程S102において試作されたテストチップに搭載された各種のトランジスタのうちのNMOSトランジスタ及びPMOSトランジスタの例えば電流−電圧特性、並び配線特性として、例えば配線幅、配線膜厚、及び層間膜厚をそれぞれ測定する。このとき測定されるNMOSトランジスタ及びPMOSトランジスタの電流−電圧特性から、第1の実施形態において説明した図2が同様に得られる。
【0106】
次に、実測された配線幅、配線膜厚、及び層間膜厚をパラメータとして、フィールドソルバー(電磁型シミュレータの一種)を用いたモンテカルロ解析により配線容量の分布を算出する。フィールドソルバーには、例えば米国Synopsys社のソフトウェアRaphael等を用いる。
【0107】
まず、実測された配線幅、配線膜厚、及び層間膜厚の分布を入力として、これらの分布に従った乱数を発生させながらフィールドソルバーで解析する。この際、トランジスタ特性のばらつき成分と配線特性のばらつき成分とは互いに独立とみなせるので、また、これらの配線に関する3つのプロセス変数の分布に従った3つの乱数はそれぞれ互いに相関があるため、配線用に正規乱数をまず1つ発生させてから、相関のある3つの正規乱数を発生させるようになる。このようにして発生させた3つの正規乱数を変化させると、1組の各乱数セットに応じた配線容量が計算されると共に、各乱数セットに基づく配線容量の全体としての配線容量分布が得られる。また、出力された配線容量分布の標準値(例えば期待値)μc 及び標準偏差σc を算出しておく。
【0108】
ところで、LSIの論理回路を構成する複数の回路セルを接続する信号パスを信号が伝搬する速度は、NMOSトランジスタ及びPMOSトランジスタのドレイン電流が共に減少すると遅くなり、反対に共に増加すると速くなるという第1の実施形態において説明した特徴に加えて、配線容量が増加すると遅くなり、反対に配線容量が減少すると速くなるという特徴がある。ここでは、回路セルを接続する配線として、例えば単一の配線が基板上に存在する単純な配線構造を想定する。これにより、例えば信号の伝搬速度が遅くなる条件、すなわち、NMOSトランジスタ及びPMOSトランジスタのドレイン電流が共に減少すると共に、配線容量が増加する条件を第1の実施形態と同様に設定する。この条件のうちの配線容量に関する条件を表したものを図10に示す。
【0109】
図10は、配線特性のばらつき成分を遅延変動要因とした場合に条件となる各プロセス変数の変化幅を示す図である。尚、図10におけるE、F、G、Hは順に、算出された配線容量の値がμc 、(μc −σc )、(μc −2σc )、(μc −3σc )の場合であることを示している。また、トランジスタ特性に関する3つのプロセス変数(ゲート長等)については、第1の実施形態と同様とする。
【0110】
次に、SPICEパラメータ抽出工程S104では、第1の実施形態と同様に、SPICEシミュレーション工程S105において用いられるSPICEパラメータを抽出する。
【0111】
次に、SPICEシミュレーション工程S105では、第1の実施形態と同様に、入力されたプロセス変数の分布に従ったトランジスタ特性及び配線特性に関する乱数を発生させてから、これらの乱数セットを用いたSPICEシミュレーションを行なう。ただし、この際、本実施形態では、テストチップ評価工程S103において算出した標準値μc 及び標準偏差σc に基づく配線容量の正規乱数を回路シミュレーションに反映させる。具体的には、回路モデル120のネットリストに記述されている配線容量(Coriginalとする)を、フィールドソルバーにより算出された標準値μc 及び標準偏差σc の配線容量分布(Cmontecarloとする)並びにこの標準値を用いて次式(11)のようにスケーリングされた配線容量Cに置き換える。これにより、新たなネットリストを作成する。
【0112】
すなわち、第1の実施形態のようにトランジスタ特性の製造ばらつき成分を考慮するために必要な乱数を生成し、生成された乱数をSPICEパラメータに反映させることに加えて、本実施形態では、配線特性のばらつき成分を考慮するために必要な乱数を独立に生成し、生成された乱数をネットリストに反映させる。そして、生成される個々の乱数セット(本実施形態では、トランジスタ特性用の乱数と配線特性用の乱数とを合わせた6つの乱数からなる)に応じた遅延時間が回路シミュレータにより算出されるため、全体としての信号伝搬遅延時間の分布(遅延分布)が出力される。この概念図を図11に示す。
【0113】
図11は、回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット及びネットリスト中のパラメータのセット)により解析されるMOSトランジスタのドレイン電流及び配線容量の分布、並びに回路シミュレータから出力される遅延分布を表す図である。
【0114】
図11に示すように、本実施形態では、図6に示す第1の実施形態の3つのプロセス変数に加えて、配線幅、配線膜厚、及び層間膜厚の分布に従った乱数を生成し、生成された乱数セットを、回路モデル120のネットリスト中のパラメータとしている。これらのネットリスト中のパラメータに基づいて回路シミュレータの内部で算出される配線容量は、前述の図10に示す条件に従うように設定されている。また、最終的に回路シミュレータから出力される遅延分布には、第1の実施形態におけるトランジスタの製造ばらつきだけでなく、配線の製造ばらつきも反映されている。
【0115】
これ以降のディレイティングファクター計算工程S106〜ディレイティングファクター設定工程S109は、第1の実施形態と同様であるため、説明を省略する。尚、予測関数特定工程S108において決定された遅延歩留まりとディレイティングファクターとの関係は図12のようになる。
【0116】
以上、第2の実施形態によると、第1の実施形態により得られる効果に加えて次のような効果が得られる。
【0117】
第2の実施形態によると、テストチップ評価工程S103においてテストチップの配線特性のばらつき成分の測定を行なうと共に、測定された配線特性に基づいてSPICEシミュレーションを行なうことができる。このため、トランジスタ特性のばらつき成分だけでなく、配線特性のばらつき成分にも基づいた遅延分布を算出することができる。よって、過不足を抑えた現実的な設計マージンを製造ばらつきに対して設定することができる。
【0118】
また、第2の実施形態によると、SPICEシミュレーションにより回路シミュレータの内部で使われる配線容量が、NMOSトランジスタ及びPMOSトランジスタのドレイン電流が共に増加する場合には小さくなり、減少する場合には大きくなるような条件でSPICEシミュレーションを行なうことができる。このため、ディレイティングファクターを設定するまでの処理を効率的に且つ容易に行なうことができる。
【0119】
尚、第2の実施形態におけるSPICEシミュレーション工程S105において、LSIの配線構造を単純な1構造と想定すると共に、この想定された構造に基づいて算出された配線の寸法を回路モデル120のネットリストに記述された全ての配線(配線容量素子)に当てはめた。しかし、LSIの配線構造を複数に分類すると共に、分類された複数の配線構造のそれぞれに基づく配線容量の分布をフィールドソルバーにより算出してもよい。具体的には、SPICEシミュレーション工程S105において、回路モデル120のネットリストの書式に記述された第1の配線容量素子C1 には第1の配線容量分布D1 を、また第2の配線容量素子C2 には第2の配線容量分布D2 を当てはめるというように、配線容量素子に応じた配線容量分布を使い分けるようにする。
【0120】
また、第2の実施形態におけるSPICEシミュレーション工程S105において、トランジスタ特性のばらつき成分と、配線特性のばらつき成分とを互いに独立ものとして扱ったが、互いに相関のあるものとして扱ってもよい。この場合、SPICEシミュレーション工程S105において、1つの正規乱数を発生させてから、互いに相関するトランジスタ特性及び配線特性の6つ正規乱数を生成させればよい。
【0121】
また、第2の実施形態において、配線容量のばらつき成分に基づいて設計マージンを設定したが、配線抵抗のばらつき成分に基づいて設計マージンを設定してもよい。この場合、SPICEシミュレーション工程S105における回路モデル120のネットリストに記述された抵抗Roriginalを、モンテカルロ解析により計算された配線抵抗Rmontecarlo及びこの標準値μを用いて次式(12)のようにスケーリングされた配線容量Rに置き換えることが好ましい。
【0122】
また、第2の実施形態において、実測された配線の寸法等を正規分布であると仮定して全ての処理を行なっているが、正規分布でなくてもよい。
【0123】
また、第2の実施形態において、配線特性として配線幅、配線膜厚、及び層間膜厚を測定した場合について説明したが、これら以外のプロセス変数を測定した場合についても本実施形態の工程と同様に扱える。
【0124】
(第3の実施形態)
以下、本発明の第3の実施形態に係るLSIの設計マージンの設定方法について図面を参照しながら説明する。
【0125】
図13は、第3の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。尚、図13に示す第3の実施形態において、図1に示す第1の実施形態に係るLSIの設計マージンの設定方法と同一の工程等には同一の符号を付す。
【0126】
図13に示すように、本実施形態の特徴は、第1の実施形態において説明した設計マージンを設定するまでの工程に加えて、設定された設計マージンに基づいて製品開発及び量産をする製品開発量産工程S301と、実際に製品化されたLSIに基づいて設計マージンを補正する遅延歩留まり検証工程S302とを備えている点にある。
【0127】
具体的に、製品開発量産工程S301では、ディレイティングファクター設定工程S109において設計マージンが設定されたLSIを開発すると共に量産する。
【0128】
次に、遅延歩留まり検証工程S302では、製品開発量産工程S301において量産されたLSIの実際の遅延歩留まりを評価する。すなわち、LSIの実際の遅延歩留まり(実測歩留まり)と、ディレイティングファクター設定工程S109において設定された期待歩留まり121(予測歩留まり)との差を算出する。尚、LSIの実測歩留まりと、ディレイティングファクター設定工程S109において設定された予測歩留まりとの差は、SPICEパラメータ抽出工程S104において抽出されたSPICEパラメータの精度、SPICEシミュレーション工程S105において用いられる回路モデル120の精度、及びSPICEシミュレーション自体の精度等から生じる。
【0129】
次に、ディレイティングファクター設定工程S109では、遅延歩留まり検証工程S302において算出されたLSIの実測歩留まりと、LSIを開発量産する前のディレイティングファクター設定工程S109において設定された予測歩留まりとの差に基づいて、予測関数特定工程S108において決定されディレイティングファクターと遅延歩留まりとの関係を補正する。この補正前及び補正後のそれぞれのディレイティングファクターと遅延歩留まりとの関係を図14に示す。
【0130】
図14は、図13に示す予測関数特定工程S108において決定されたディレイティングファクターと遅延歩留まりとの関係(実線で示す)と、この関係を遅延歩留まり検証工程S302の測定結果に基づいて補正したもの(破線で示す)とを示す図である。
【0131】
図14に示すように、最初のディレイティングファクター設定工程S109において予測歩留まりを設定すると、図14に示す補正前の遅延歩留まりとディレイティングファクターとの予測関数(実線で示す)に基づいて、ディレイティングファクターPrが得られる。ところが、実際のディレイティングファクターPrを用いて開発したLSIを量産後に評価すると、このLSIの遅延歩留まりが、図14中の実測歩留まり値であったとする。この場合に、実線で示す遅延歩留まりとディレイティングファクターとの予測関数を、破線で示す関数に補正する。そして、このようにして補正された新たな遅延歩留まりとディレイティングファクターとの関係を、以降のLSIの製品開発において用いる。
【0132】
以上説明したように、第3の実施形態によると、ディレイティングファクター設定工程S109において設定されたディレイティングファクターに基づいて開発されたLSIの実際の遅延歩留まり(実測歩留まり)を、LSIの量産後の遅延歩留まり検証工程S302において評価することができる。このため、LSIの開発以前に予測された予測歩留まりと、LSIの開発及び量産後に実際に評価された実測歩留まりとの差を、予測関数特定工程S108にフィードバックすることにより、遅延歩留まりとディレイティングファクターとの関係を適正に補正することができる。よって、これ以降に開発するLSIに設定される設計マージンをより現実的なものとして高精度化することができる。したがって、過不足のある設計マージンが設定されることを抑制することができる。
【0133】
尚、第3の実施形態における製品開発量産工程S301において、開発及び量産される製品の種類又は量産数は任意でよい。
【0134】
(第4の実施形態)
以下、本発明の第4の実施形態に係るLSIの設計マージンの設定方法について図面を参照しながら説明する。
【0135】
図15は、第4の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。尚、図15において、図1に示す第1の実施形態に係るLSIの設計マージンの設定方法と同一の工程には同一の符号を付す。
【0136】
図15に示すように、第4の実施形態の特徴は、テストチップ設計工程S101を行なう以前に、LSI設計特徴抽出工程S401として、製品化するLSIの特徴部分を複数のタイプに類型化して抽出する点にある。具体的には、製造ばらつきに起因してランダムに発生するばらつき(ランダムばらつき)及びシステマティックに発生するばらつき(システマティックばらつき)を共に考慮した上で設計マージンを設定する。ランダムばらつきとは、例えば遅延時間の標準値からの変動を正規分布として近似的に当てはめられるようなばらつきのことをいう。一方、システマティックばらつきとは、例えば信号伝搬遅延時間の標準値の規則的な“ずれ”に近似的に当てはめられるようなばらつきのことをいう。また、システマティックばらつきは、マスクレイアウトに依存して、半導体製造工程のリソグラフィー工程などで生じる。
【0137】
以下、第4の実施形態の特徴部分を特に詳しく説明する。
【0138】
まず、LSI設計特徴抽出工程S401では、製品化するLSIを分析することにより、LSIを構成する論理回路の回路セルを接続する信号パスのうちからクリティカルパスを抽出する。そして、抽出されたクリティカルパスに含まれるトランジスタのマスクレイアウトを分類する。
【0139】
次に、テストチップ設計工程、試作工程及び評価工程S101〜S103では、試作されたテストチップを用いて、例えばMOSトランジスタの飽和ドレイン電流の標準値からのシフト量(ずれ)を、次式(13a)又は式(13b)のように類型化すると共に、各類型をレイアウト変数の依存性として表す。
【0140】
ただし、ΔIA は類型Aにおけるドレイン電流シフト量を、ΔIB は類型Bにおけるドレイン電流シフト量を、LはMOSトランジスタのゲート長を、Wはゲート幅を、S1 及びS2 はそれぞれトランジスタのレイアウト各部の寸法を表す。
【0141】
また、上記の類型(類型A、類型B等)とは、レイアウト依存性の1つの単位として適用できるレイアウトの基本的な形状のことである。図16に、類型化されたMOSトランジスタのゲート長等のレイアウト変数の例を示す。
【0142】
図16は、論理回路を構成するクリティカルパスに含まれるMOSトランジスタを類型化した際のレイアウト変数の例を示す図である。
【0143】
図16に示すように、クリティカルパスに含まれるMOSトランジスタは、レイアウトの各部の寸法を表すレイアウト変数(ゲート長等)と、A又はB等の類型とで分類することができる。すなわち、類型化されたMOSトランジスタ(Tr1等)のうちの1つを標準トランジスタとして決めることにより、その標準トランジスタの電流分布を基準とした電流分布のシフト量ΔIを、式(13a)又は式(13b)のように各種のレイアウト変数をパラメータとして算出する。具体的には、クリティカルパスに含まれるMOSトランジスタをそれぞれ各レイアウトの寸法に基づいて類型化すると共に、式(13a)又は式(13b)に示すように、更にそれぞれの寸法により分類されるMOSトランジスタのレイアウト依存性に基づいてシフト量を計算する。
【0144】
次に、SPICEパラメータ抽出工程S104では、標準トランジスタとして設定されたトランジスタのSPICEパラメータを、第1の実施形態と同様に変数化しておく。
【0145】
次に、SPICEシミュレーション工程S105では、SPICEパラメータ抽出工程S104において抽出されたSPICEパラメータ、LSI設計特徴抽出工程S401において抽出された各トランジスタの類型が反映された回路モデル420、及び回路シミュレータを用いてモンテカルロ解析を行なう。
【0146】
具体的には、まず、図16に示す電流のシフト量を参照することにより、回路モデル420のネットリストの書式に記述された各MOSトランジスタのソース−ドレイン間に並列に、図16に示す電流シフト量に相当する電流値を持つ架空の電流源を挿入する。この例を図17に示す。
【0147】
図17は、回路モデル420のネットリストに記述されたMOSトランジスタに、標準トランジスタの電流分布を基準にした電流シフト量に相当する架空の電流源を挿入したネットリスト中の回路図を示す図である。
【0148】
図17に示すように、回路モデル420のネットリストに記載されたトランジスタ430に、電流のシフト量に相当する架空の電流源431を並列に挿入する。これにより、類型化された各トランジスタに固有のシステマティックばらつきが、回路モデル420を用いた回路シミュレーションにおいてそれぞれ考慮されることとなる。例えば、図16に示すNMOSトランジスタTr1のドレイン電流の場合、ランダムばらつきのみを考慮に入れると、正規分布で近似されたTr1の電流分布はN(μn ,σn 2)になるが、システマティックばらつきも考慮すると、図18に示すように、N(μn ×1.05,σn 2)となる。すなわち、ドレイン電流の標準値がシフトする。尚、回路モデル420のネットリストの記載に架空の電流源を挿入すること以外のモンテカルロ解析の方法は、第1の実施形態と同様である。このため、モンテカルロ解析の入力になるプロセス変数の分布と、これらに基づいて解析されるドレイン電流及び遅延時間の分布とは図18のようになる。
【0149】
図18は、SPICEシミュレーション工程S105における回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット)により解析されるMOSトランジスタのドレイン電流の分布、及び回路シミュレータから出力される遅延分布を表す図である。
【0150】
図18に示すように、第1の実施形態と同様にゲート長、しきい値電圧、及びゲート酸化膜厚の分布に従った乱数を発生させて変化させる。このようにすると、本実施形態においては回路シミュレータに入力される回路モデル420のネットリストに電流シフト量に相当する架空の電流源が書き込まれているため、回路シミュレータの内部で算出されるドレイン電流の分布がシフトする。これに伴い、出力される遅延時間の分布も同様にシフトする。すなわち、第1の実施形態と同様の方法でランダムばらつきを解析しているが、本実施形態においては、レイアウトに依存した電流分布のシフト量を供給する架空の電流源をネットリストに追加することによりシステマティックばらつきを考慮すると共に、このシステマティックばらつきに基づいて遅延分布を算出する。尚、これ以降の工程S106〜S109は第1の実施形態と同様であるため説明を省略する。
【0151】
以上、第4の実施形態によると、第1の実施形態により得られる効果に加えて次のような効果が得られる。
【0152】
すなわち、第4の実施形態によると、LSI設計特徴抽出工程S401において、LSIを構成する論理回路のクリティカルパスに含まれるトランジスタのマスクレイアウトを類型化することにより、LSIの製造ばらつきに起因するランダムばらつき及びシステマティックばらつきの2つのばらつき成分を考慮することができる。また、このようにして分類されたシステマティックばらつきをSPICEシミュレーションにおいて用いる回路モデル420のネットリストに架空の電流源として挿入することにより、そのシステマティックばらつきの特徴が反映された遅延時間(つまり遅延歩留まり)を算出することができる。よって、製造するLSIの現実的な製造ばらつきに対して適切な設計マージンを設定することができる。
【0153】
尚、第4の実施形態におけるSPICEシミュレーション工程S105において、回路モデル420のネットリストに挿入される架空の電流源は、電圧制御型の電流源でよい。
【0154】
【発明の効果】
第1のLSIの設計マージンの設定方法によると、製造しようとするLSIに要求される歩留まりに応じた特定設計マージンをLSIの製造ばらつきに対して設定することができる。よって、LSIを設計する際に、過剰な設計マージンが製造ばらつきに対して設定されることを回避することができる。
【0155】
第2のLSIの設計マージンの設定方法によると、実際のLSIの特徴を反映させた現実的な遅延歩留まり及びディレイティングファクターを算出することができる。したがって、第6の工程において、過不足のない特定設計マージンを適切且つ現実的に設定することができる。また、製造しようとするLSIに要求される遅延歩留まりに応じた設計マージン(特定設計マージン)をLSIの製造ばらつきに対して設定することができる。したがって、LSIを設計する際に、過剰な設計マージンがLSIの製造ばらつきに対して設定される事態を回避することができる。また、製造しようとするLSIに要求される信号伝搬遅延時間をLSIが満足する割合(遅延歩留まり)を、特定設計マージンとして設定されるディレイティングファクターによって簡潔に予測することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。
【図2】図1に示すテストチップ評価工程S103において測定されたNMOSトランジスタ及びPMOSトランジスタのドレイン電流の分布を示すグラフである。
【図3】図1に示すSPICEシミュレーション工程S105において、SPICEパラメータであるNMOSトランジスタ及びPMOSトランジスタのドレイン電流を変化させる条件を示す図である。
【図4】図3に示すA点〜D点に相当するドレイン電流のそれぞれが測定されるテストチップを構成するMOSトランジスタの電流−電圧特性のイメージ図である。
【図5】図3に示す条件を満たすように、SPICEパラメータのうちのいくつかを変数化させた例を示す表である。
【図6】図1に示すSPICEシミュレーション工程S105の回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット)により解析されるMOSトランジスタのドレイン電流の分布、及び回路シミュレータから出力される信号伝搬遅延時間の分布(遅延分布)を表す図である。
【図7】図3に示すA点〜D点におけるそれぞれのドレイン電流、並びに図6に示す信号伝搬遅延時間の分布に基づいて算出されたディレイティングファクター及び遅延歩留まりを示す表である。
【図8】図1に示す予測関数特定工程S108において求められたディレイティングファクターと遅延歩留まりとの関係を示す図である。
【図9】図3に示す条件とは異なる条件の例を示す図である。
【図10】本発明の第2の実施形態に係るLSIの設計マージンの設定方法において、配線特性による製造ばらつきを遅延変動要因とした場合に条件となる各プロセス変数の変化幅を示す図である。
【図11】本発明の第2の実施形態に係るLSIの設計マージンの設定方法におけるSPICEシミュレーション工程S105において、回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット及びネットリスト中のパラメータのセット)により解析されるMOSトランジスタのドレイン電流及び配線容量の分布、並びに回路シミュレータから出力される遅延分布を表す図である。
【図12】本発明の第2の実施形態に係るLSIの設計マージンの設定方法における予測関数特定工程S108において求められたディレイティングファクターと遅延歩留まりとの関係を示す図である。
【図13】本発明の第3の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。
【図14】図13に示す予測関数特定工程S108において決定されたディレイティングファクターと遅延歩留まりとの関係(実線で示す)、及びこの関係を遅延歩留まり検証工程S302の評価結果に基づいて補正したもの(破線で示す)とを示す図である。
【図15】本発明の第4の実施形態に係るLSIの設計マージンの設定方法の各工程を示す図である。
【図16】図15に示すLSI設計特徴抽出工程S401において、LSIを構成する論理回路のクリティカルパスに含まれるトランジスタを分類した例を示す図である。
【図17】図15に示すSPICEシミュレーション工程S105において用いる回路モデルのネットリストに挿入する架空の電流源を示す図である。
【図18】図15に示すSPICEシミュレーション工程S105の回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット(SPICEパラメータのセット)により解析されるMOSトランジスタのドレイン電流の分布、及び回路シミュレータから出力される遅延分布を表す図である。
【図19】ASIC又はシステムLSI等に含まれる論理回路1を複数の信号パス4に分解した回路図である。
【図20】従来のLSIの設計マージンの設定方法により求められたディレイティングファクターP、V、及びTにおけるそれぞれの最良値(best)、標準値(typ)、及び最悪値(worst)を示す図である。
【図21】従来のLSIの設計マージンの設定方法の各工程を示す図である。
【図22】図21に示すコーナー条件設定工程S14において決定されるプロセス変数の変動幅を示す図である。
【図23】図21に示す回路シミュレーション工程S15、及びその次に行なわれるLSI遅延ばらつき予測工程S16を詳しく説明した図である。
【符号の説明】
120 回路モデル
121 期待歩留まり
130 直線
130n NMOS分布
130p PMOS分布
131 直線
132 直線
420 回路モデル
421 期待歩留まり
430 MOSトランジスタ
431 架空の電流源
Claims (13)
- LSIを設計する際に製造ばらつきに対して設定される設計マージンと歩留まりとの関係を予測する工程と、
予測された前記関係に基づいて、所定の歩留まりを満足する特定設計マージンを算出する工程とを備えていることを特徴とするLSIの設計マージンの設定方法。 - 前記歩留まりは、前記LSIの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まりであり、
前記設計マージンは、前記信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターであることを特徴とする請求項1に記載のLSIの設計マージンの設定方法。 - 前記関係を予測する工程は、前記LSIの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとする回路シミュレーションを、前記LSIの設計上の特徴を反映した回路モデルに基づいて行なうことにより、前記関係を予測する工程を含んでいることを特徴とする請求項1に記載のLSIの設計マージンの設定方法。
- 前記回路モデルに反映される前記LSIの設計上の前記特徴には、前記LSIのクリティカルパスに関する情報が少なくとも含まれていることを特徴とする請求項3に記載のLSIの設計マージンの設定方法。
- LSIを設計する際に用いる設計マージンを製造ばらつきに対して設定する方法であって、
前記LSIの設計上の特徴を反映したテストチップを用いて、該LSIの回路特性を測定する第1の工程と、
前記LSIの設計上の特徴を反映した回路モデルを構築する第2の工程と、
前記第2の工程において構築された前記回路モデルを用いて行なわれる回路シュミレーションに必要なシミュレーション情報を、前記第1の工程において測定された前記回路特性から少なくとも抽出する第3の工程と、
前記第3の工程において抽出された前記シミュレーション情報をパラメータとする前記回路シミュレーションを、前記第2の工程において構築された前記回路モデルを用いて行なうことにより、前記LSIの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まり、及び前記信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターを算出する第4の工程と、
前記第4の工程において算出された前記遅延歩留まりと前記ディレイティングファクターとの関係を決定する第5の工程と、
前記第5の工程において決定された前記関係に基づいて、所定の遅延歩留まりを満足する特定ディレイティングファクターを算出すると共に、算出された該特定ディレイティングファクターを特定設計マージンとして前記製造ばらつきに対して設定する第6の工程とを備えていることを特徴とするLSIの設計マージンの設定方法。 - 前記第3の工程において抽出される前記シミュレーション情報には、前記製造ばらつきに起因するトランジスタ特性のばらつき成分が少なくとも含まれていることを特徴とする請求項5に記載のLSIの設計マージンの設定方法。
- 前記第4の工程における前記回路シミュレーションにおいて、前記回路モデルを構成するNチャネルMISトランジスタ及びPチャネルMISトランジスタのドレイン電流が共に増加又は減少するように前記パラメータを変化させることを特徴とする請求項6に記載のLSIの設計マージンの設定方法。
- 前記第3の工程において抽出される前記シミュレーション情報には、前記製造ばらつきに起因するトランジスタ特性のばらつき成分及び配線特性のばらつき成分が少なくとも含まれていることを特徴とする請求項5に記載のLSIの設計マージンの設定方法。
- 前記第3の工程において抽出される前記シミュレーション情報には、前記製造ばらつきに起因するランダムばらつきが少なくとも含まれていることを特徴とする請求項5に記載のLSIの設計マージンの設定方法。
- 前記第3の工程において抽出される前記シミュレーション情報には、前記製造ばらつきに起因するランダムばらつき及びシステマティックばらつきが少なくとも含まれていることを特徴とする請求項5に記載のLSIの設計マージンの設定方法。
- 前記システマティックばらつきは、前記回路モデルを構成するトランジスタを流れる電流のマスクレイアウトに対する依存性に基づいて複数タイプに類型化されることを特徴とする請求項10に記載のLSIの設計マージンの設定方法。
- 前記第4の工程における前記回路シミュレーションにおいて、前記システマティックばらつき成分は、前記回路モデルを構成するトランジスタに並列に接続された架空の電流源として表されることを特徴とする請求項10に記載のLSIの設計マージンの設定方法。
- 前記特定設計マージンに基づいて設計及び製造がされた前記LSIの実際の遅延歩留まりと前記所定の遅延歩留まりとの差に基づいて、前記関係を補正することを特徴とする請求項2又は5に記載のLSIの設計マージンの設定方法。
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