CN1573760A - Lsi的设计余量的设定方法 - Google Patents

Abstract

本发明提供一种在设计LSI之际既可以避免设定过度的设计余量，又可以在设定的设计余量中反映实际的LSI特征的LSI设计余量的设定方法。将从反映LSI设计上的特征的测试芯片的电路特性中抽出来的仿真信息作为参数，通过进行基于电路模型(120)的电路仿真(S105)，预测LSI的延迟合格率与针对制造离散偏差而设定的下降系数(设计余量)的关系。然后，根据预测的上述关系，算出满足LSI所要求的希望合格率(121)的特定下降系数(S109)。

Description

LSI的设计余量的设定方法

技术领域

本发明涉及在进行ASIC(专用集成电路)或者系统LSI等的设计之际，考虑到由于制造过程上的离散偏差所造成的性能上的离散偏差，而采用的设计余量的设定技术。

背景技术

近年，随着制造技术的发展，晶体管的微小化或者集成度在迅速提高，可以在CMIS(互补金属绝缘半导体)半导体集成电路(以下称LSI)的单芯片上实现各种各样的功能。在开发这样的LSI时，通常要设置设计的盈余即所谓设计余量。在设定设计余量上应该考虑的因素中，作为对电路特性造成的影响的因素，并不只是电路动作环境的电压以及温度，还包括制造时的离散偏差或者波动。用图19可以对由制造这样的LSI时的离散偏差或者波动而产生的信号传输延迟进行说明。

图19是将包含于ASIC或系统LSI等之中的逻辑电路分解为多个信号通路的电路图。

如图19所示，一般包含于ASIC或系统LSI等之中的逻辑电路1的信号通路，比如可以分解为包含在一对触发器2之间的N段(N是自然数)的电路单元(第一电路单元～第N电路单元)3的信号通路4。N段电路单元3的各电路单元，一般由反相器、与非门、或非门等逻辑电路元件所组成。而且，通过由布线构成的信号通路4将这些反相器等构成的N段电路单元3连接起来。在设计这样的逻辑电路1时，要求将信号在由信号通路4连接的N段电路单元3中进行传输所产生的信号传输延迟时间(以下略称延迟时间)控制在根据输入逻辑电路1的时钟信号的周期(多数情况下，为动作频率或时钟频率的倒数，或者它们的整数倍的周期)所确定的时间之内。该关系由下式(1)表示。

$t_{\mathrm{cycle}}\≥\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{t}_i+t_{\mathrm{others}}\·\·\·\·\·\·\left(1\right)$

式中，t_cycle表示设计逻辑电路1时要求的延迟时间的上限，t_i表示将输入到N段电路单元3之中的第i段电路单元的信号在输出之前所延迟的时间(延迟时间)，∑t_i表示由一对触发器2之间的各电路单元产生的信号传输延迟时间t_i的总和，而t_others表示一对触发器2的设置时间以及时钟信号的变形等的总和。

一般，设计余量要将上述延迟时间考虑进去而进行设定，因此如以下公式(2)所示，将造成信号传输延迟的种种延迟变动原因，用分别系数化的被称为下降系数(derating factor)的系数(P、V、T)来表示。

    T_worst＝t_typ×P_worst×V_worst×T_worst    ……(2)

式(2)中T_worst表示延迟时间∑t_i的最差值，t_typ表示延迟时间∑t_i的标准值，P表示将制造的离散偏差作为延迟变动原因而系数化的下降系数，T表示将温度宽作为延迟变动原因而系数化的下降系数。

采用这样的下降系数，首先，求出延迟时间∑t_i的标准值t_typ，然后，将在这个标准值t_typ上乘以各下降系数的最差值并将其作为最差条件下的延迟时间最差值而简单地估算出来。其结果，可以方便地设计出逻辑电路。下降系数的具体值在图20中表示。

图20是表示式(2)所示的下降系数P、V、以及T的各自的最佳值(best)、标准值(typ)、以及最差值(worst)的图。

如图20所示，在由P、Y、以及T的任一个表示的各下降系数中，分别有最佳值、标准值以及最差值。以标准值为1来确定其中的最佳值以及最差值。将这些下降系数的最差值代入式(2)，则由下式(3)可以算出延迟时间的最差值t_worst。另一方面，也可以同样地从以下式(4)求出延迟时间的最佳值t_best。然后，在相当于在这样算出的延迟时间的最佳值t_best以及最差值t_worst的时间延迟的条件下，确认电路设计时的LSI的动作。

    t_worst＝t_typ×1.4×1.15×1.1                  ……(3)

    t_best＝t_typ×0.6×0.85×0.9                    ……(4)

但是，LSI的质量，可以通过在LSI设计中设定很大的余量来确保安全，但是安全是能够确保了，在电路设计中却会产生很多浪费。比如，由于增大电路规模，会导致使LSI的动作频率的性能降低。所以，应该提倡不过度的适当的设计余量，并且如果没有根据良好的设计余量去进行LSI设计的技术，就很难有效地开发出能够满足最近的数字信号处理器在性能和质量两方面的要求的最佳的LSI。

但是，对应制造离散偏差而设定适当的设计余量，由于制造的离散偏差的发生机制复杂，因此并不容易。即，相对于电压或温度引起的离散偏差，可以根据电路分别对一个变量的响应来设定，而用于确定制造离散偏差的变量(过程变量)有很多，因此，对应制造离散偏差而设定适当的设计余量是困难的。因此，以往对于制造的离散偏差，采用如图21所示的LSI的设计余量的设定方法。以下进行详细说明。

图21是表示以往的LSI设计余量的设定方法的各工序的图。

图22是表示在图21所示的以往的LSI设计余量的设定方法中的拐点条件设定工序S14中被确定的过程变量的变动幅度的图。

如图21所示，首先，在测试芯片设计工艺S10中，设计要制造的LSI的测试芯片。

接着，在测试芯片试作工序S11中，试作在测试芯片设计工序S10中设计的测试芯片。

接着，在测试芯片评价工序S12中，测定构成在测试芯片试作工序S11中试作的测试芯片的元件(晶体管等)的成为标准的特性(标准特性)，比如作为晶体管的标准特性，而测定晶体管的电压—电流特性。

接着，在标准参数的抽出工序S13中，根据在测试芯片评价工序S12中测定的测试芯片的标准特性，抽出后述的电路仿真工序S15中采用的SPICE(Simulation Program with Integrated Circuit Emphasis)参数的标准值。

接着，在拐点条件设定工序S14中，确定在标准参数抽出工序S13中抽出的SPICE参数通过制造过程而变动的宽度(变动幅度)。具体地，根据过程变量的制造过程的变动幅度所规定的离散偏差规格20等，如图22所示地确定起因于制造的离散偏差的栅极长度、阈值电压、以及栅氧化膜厚度等的过程变量的变动幅度。

图22是表示根据离散偏差规格20而确定的过程变量的变动幅度的一例的图。

如图22所示，由基于离散偏差规格20，可以确定起因于制造离散偏差的栅极长度、阈值电压以及栅氧化膜厚等的各过程变量的变动幅度，即最小值(min)以及最大值(max)。然后，将这些过程变量的变动幅度反映到由晶体管的标准特性得到的SPICE参数的标准值中后，则可以得到作为SPICE参数的拐点条件的最小值以及最大值。另外，一般，基于离散偏差规格20确定的SPICE参数的拐点条件之中的最高值(上限)，选择从过程变量的变动幅度的标准值(μ)中，减去标准偏差(σ)的3倍值。另一方面，拐点条件的最低值(下限)，选择在过程变量的变动幅度的标准值(μ)上加上标准偏差(σ)的3倍值。

接着，在电路仿真工序S15中，采用简单的电路模型21进行SPICE参数的标准值以及拐点条件的电路仿真。具体的工序如图23所示。

图23是详细地表示图21所示的电路仿真工序S15以及其后进行的LSI延迟离散偏差预测工序S16的图。

如图23所示，电路仿真工序S15具体地由标准SPICE仿真工序S15a和慢速SPICE仿真工序S15b构成。在标准SPICE仿真工程S15a中，通过采用标准值的SPICE参数(标准SPICE参数)进行SPICE仿真来计算标准延迟时间t_a。与此对应，在慢速SPICE仿真工序S15b中，通过采用拐点条件之中的最大值的SPICE参数(慢速SPICE参数)进行SPICE仿真，来计算最差延迟时间t_b。因此，作为电路模型，作为假定简单的2输入与非门(2NAND)等的网表，准备了标准网表为标准SPICE仿真工序S15a所用，并准备了慢速网表为慢速SPICE仿真工序S15b所用。

而且，如图23所示，LSI延迟离散偏差预测工序S16，具体地由下降系数计算工序S16’构成。在下降系数计算工序S16’中，采用下式(5)计算在慢速SPICE仿真工序S15b中计算的最差延迟时间t_b，与在标准SPICE仿真工序S15a中计算的标准延迟时间t_a相比产生了多大的变动。

    P＝{(最差延迟时间)/(标准延迟时间)}≥1        ……(5)

由此计算的延迟变动率，是将制造离散偏差作为延迟变动原因而系数化的下降系数P。即，将由此计算的下降系数P作为设计余量，对LSI的制造离散偏差进行设定。

如以上所说明，在以往的LSI的设计余量的设定方法中，在从采用LSI的测试芯片测定的晶体管标准特性中抽出在电路仿真中采用的标准SPICE参数的同时，根据一般的过程变量的离散偏差规格20来确定抽出的SPICE参数的拐点条件。而且，在采用根据过程变量的离散偏差规格20确定的SPICE参数的拐点条件，通过电路仿真而求出电路延迟的应答的同时，将根据该电路延迟算出的下降系数作为设计余量。

但是，在上述以往的LSI设计余量的设定方法中，由于根据图22所示的过程变量的离散偏差规格20来确定在SPICE仿真器采用的SPICE参数的拐点条件(上限以及下限)，因此实际上，采用几乎不可能产生的规格值的组合。比如，SPICE参数的拐点条件之中的上限，为图22所示的栅极长度、阈值电压、以及栅氧化膜厚度全都是最大值(max)的组合。但是，由于这些过程变量同时成为最大值的概率非常小，因此实际上很难产生。因此，以往，采用具有非现实的拐点条件的SPICE参数进行SPICE仿真。因此，根据由SPICE仿真算出的延迟时间而计算的下降系数很容易成为过度的值。也就是说，在以往的方法中，容易发生设定过度的设计余量的事情。而且，由于在电路仿真工序S15中采用的电路模型21，设定为图23所示的极其简单的模型，因此也很难说反映实际的LSI电路的特征。因此，也可能会产生设定的设计余量的过度不足的问题。

发明内容

鉴于上述情况，本发明的目的在于既可以在设计LSI之际避免设定过度的设计余量，又可以在设定的设计余量中反映实际的LSI的特征。

为了实现上述目的，本发明的第一LSI设计余量的设定方法，其中具备：在设计LSI之际，对制造离散偏差而设定的设计余量与合格率之间的关系进行预测的工序；和基于所预测的设计余量与合格率之间的关系，算出满足规定的合格率的特定设计余量的工序。

依据第一LSI设计余量的设定方法，由于针对制造离散偏差而预测设定的设计余量与LSI合格率之间的关系，因此可以算出满足规定的合格率的特定设计余量。即，可以针对LSI的制造离散偏差而设定对应要制造的LSI所要求的合格率的特定设计余量。于是在设计LSI之际，可以避免针对制造离散偏差而设定过度的设计余量。

在第一LSI设计余量的设定方法中，作为优选：合格率是在LSI逻辑电路中传输的信号延迟规定时间的概率针对信号传输时间进行累计后的延迟合格率；设计余量是表示信号传输延迟时间与其标准值的比率的下降系数。

这样，可以预测针对在LSI逻辑电路中传输的信号延迟的时间(信号传输延迟时间)累计在LSI逻辑电路中传输的信号延迟规定的时间的概率的延迟合格率、和表示信号传输延迟时间与其标准值的比率的下降系数之间的关系。即，通过将LSI满足的比例(延迟合格率)作为针对LSI的离散偏差的设计余量而设定的下降系数，可以简洁地预测要制造的LSI所要求的信号传送延迟时间。

在第一LSI设计余量的设定方法中，作为优选：预测设计余量与合格率之间的关系的工序，通过根据反映LSI的设计上的特征的电路模型而进行将从反映LSI的设计上的特征的测试芯片的电路特性中所抽出的仿真信息作为参数的电路仿真，包含预测设计余量与合格率之间的关系的工序。

这样，通过将从反映LSI设计上的特征的测试芯片的电路特性抽出的仿真信息作为参数并且进行基于LSI的电路模型的电路仿真，可以预测LSI的合格率与针对LSI的制造离散偏差而设定的设计余量的关系。因此，在成为电路仿真的参数的仿真信息中，可以反映测试芯片的电路特性的同时，也在电路仿真中反映LSI的电路模型。于是，在用于确定LSI的合格率与针对LSI的制造离散偏差而设定的设计余量的关系的电路仿真中，可以反映实际的LSI的特征部分。所以，可以针对实际的LSI的制造离散偏差，适当地并且现实地设定没有过度不足的设计余量。

采用上述测试芯片以及电路模型的情况下，作为优选：在电路模型所反映的LSI的设计上的特征中，至少包含关于LSI的临界通路的信息。

这样，在包含于构成LSI的逻辑电路的信号通路之中，可以将关于制约LSI动作速度的临界通路的特征反映到电路仿真中采用的电路模型中。因此，可以更正确地预测LSI的合格率。所以，确实地得到上述效果。

本发明的第二LSI设计余量的设定方法，针对制造离散偏差设定在设计LSI之际所采用的设计余量，其中具备：第一工序，采用反映LSI的设计上的特征的测试芯片，测定该LSI的电路特性；第二工序，构筑反映LSI的设计上的特性的电路模型；第三工序，从第一工序中测定的电路特性中至少抽出采用在第二工序中构筑的电路模型而进行的电路仿真中所必要的仿真信息；第四工序，通过采用在第二工序中构筑的电路模型而进行将在第三工序中抽出的仿真信息作为参数的电路仿真，算出在LSI逻辑电路中传输的信号延迟规定时间的概率针对信号传输时间进行累计后的延迟合格率、以及表示信号传输延迟时间与其标准值的比率的下降系数；第五工序，确定在第四工序中算出的延迟合格率与下降系数之间的关系；和第六工序，根据在第五工序中确定的关系，算出满足规定的延迟合格率的特定下降系数，并且针对制造离散偏差将算出的该特定下降系数作为特定设计余量进行设定。

依据第二LSI设计余量的设定方法，在第一工序中，测定反映LSI设计上的特征的测试芯片的电路特性，并且在第四工序中，可以进行将从测定的电路特性抽出的仿真信息作为参数的电路仿真。而且，在该第四工序的电路仿真中，由于采用反映LSI的设计上的特征的电路模型，在第五工序中，可以算出反映实际的LSI的特征的现实的延迟合格率以及下降系数。所以，在第六工序中，可以适当地并且现实地设定没有过度不足的特定设计余量。

而且，依据第二LSI设计余量的设定方法，在第四工序中，可以算出在LSI逻辑电路中传输的信号延迟规定时间的概率针对信号传输时间进行累计后的延迟合格率、以及表示信号传输延迟时间与其标准值的比率的下降系数，并且，在第五工序中，可以确定这些延迟合格率与下降系数的关系。即，可以通过将LSI满足的比例(延迟合格率)作为特定设计余量而设定的下降系数来预测制造的LSI所要求的信号传送延迟时间。

而且，依据第二LSI设计余量的设定方法，在第六工序中，根据在第五工序中确定的延迟合格率与下降系数的关系，将满足规定的延迟合格率的特定下降系数作为针对LSI的制造离散偏差的特定设计余量而进行设定。即，可以针对LSI的制造离散偏差设定对应要制造的LSI所要求的延迟合格率的设计余量(特定设计余量)。所以，在设计LSI之际，可以避免针对LSI的制造离散偏差设定过度的设计余量的情况。

在第二LSI设计余量的设定方法中，作为优选：在第三工序中抽出的仿真信息中，至少包含起因于制造离散偏差的晶体管特性的离散偏差成分。

这样，在第三工序中，可以从在第一工序中测定的电路特性中，至少还抽出起因于LSI的制造离散偏差的晶体管特性的离散偏差成分。因此，在第四工序中，可以根据成为在构成LSI的逻辑电路中传输的信号的延迟变动原因的晶体管特性的离散偏差成分，算出延迟合格率以及下降系数。即，在用于确定LSI的延迟合格率和针对LSI的制造离散偏差而设定的设计余量的关系的电路仿真中，可以反映LSI的现实的电路特性。所以，在第六工序中，可以适当地并且现实地设定针对LSI的制造离散偏差的没有过度不足的特定设计余量。

当在仿真信息中包含晶体管特性的制造离散偏差的情况下，作为优选：在第四工序的电路仿真中，变化参数，使得构成电路模型的N沟道MIS晶体管以及P沟道MIS晶体管的漏极电流一起增加或者一起减少。

这样，由于只处理NMIS晶体管以及PMIS晶体管的漏极电流一起增加或一起减少的情况，因此在第六工序中，可以高效地并且容易地进行设定特定下降系数为止的处理。另外，之所以可以只考虑这样的情况，是由于考虑到NMIS晶体管与PMIS晶体管的类似性的缘故。

在第二LSI设计余量的设定方法中，作为优选：在第三工序中抽出的仿真信息中，至少包含起因于制造离散偏差的晶体管特性的离散偏差成分以及布线特性的离散偏差成分。

这样，在第三工序中，可以从在第一工序中测定的电路特性中，至少抽出起因于LSI的制造离散偏差的晶体管特性以及布线特性的离散偏差。因此，在第四工序中，可以根据成为在构成LSI的逻辑电路中传输的信号的延迟变动原因的晶体管特性以及布线特性的离散偏差成分，算出延迟合格率以及下降系数。即，在用于确定LSI的延迟合格率和针对LSI的制造离散偏差而设定的设计余量的关系的电路仿真中，可以反映LSI的现实的电路特性。所以，在第六工序中，可以适当地并且现实地设定针对LSI的制造离散偏差的没有过度不足的特定设计余量。

在第二LSI设计余量的设定方法中，作为优选：在第三工序中抽出的仿真信息中，至少包含起因于制造离散偏差的随机离散偏差。

这样，在第三工序中，可以从在第一工序中测定的电路特性中，至少抽出起因于LSI的制造离散偏差并随机地发生的离散偏差(随机离散偏差)。因此，在第四工序中，可以根据成为在构成LSI的逻辑电路中传输的信号的延迟变动原因的随机离散偏差，算出延迟合格率以及下降系数。即，在用于确定LSI的延迟合格率和针对LSI的制造离散偏差而设定的设计余量的关系的电路仿真中，可以反映LSI的现实的电路特性。所以，在第六工序中，可以适当地并且现实地设定针对LSI的制造离散偏差的没有过度不足的特定设计余量。

在第二LSI设计余量的设定方法中，作为优选：在第三工序中抽出的仿真信息中，至少包含起因于制造离散偏差的随机离散偏差以及系统性离散偏差。

这样，在第三工序中，可以从在第一工序中测定的电路特性中，至少抽出起因于LSI的制造离散偏差并系统性发生的离散偏差成分。因此，在第四工序中，可以根据成为在构成LSI的逻辑电路中传输的信号的延迟变动原因的随机离散偏差以及系统性离散偏差，算出延迟合格率以及下降系数。即，在用于确定LSI的延迟合格率和针对LSI的制造离散偏差而设定的设计余量的关系的电路仿真中，可以反映LSI的现实的电路特性。所以，在第六工序中，可以适当地并且现实地设定针对LSI的制造离散偏差的没有过度不足的特定设计余量。

当在仿真信息中包含关于系统性离散偏差的情况下，作为优选：系统性离散偏差根据对流过电流的掩膜布局的依赖性将构成电路模型的晶体管类型化成多种类型。

这样，根据基于对流过电流的掩膜布局的依赖性将构成电路模型的晶体管类型化成多种类型的系统性离散偏差，可以算出延迟合格率以及下降系数。所以，可以确实得到上述效果。

当在仿真信息中包含关于系统性离散偏差的情况下，作为优选：在第四工序的电路仿真中，将系统性离散偏差成分作为与构成电路模型的晶体管并联连接的虚构电流源来处理。

这样，作为与构成第四工序中的电路模型的晶体管并联连接的虚构电流源，即，可以将系统性离散偏差作为只在网表的格式中记述的校正用的电流源来表示。因此，可以适当地将引起流过晶体管的电流值的‘错位’的系统性离散偏差的特征反映到由电路仿真算出的延迟合格率以及下降系数中。所以，可以确实得到上述效果。

在第一或者第二LSI设计余量的设定方法中，作为优选：根据基于特定设计余量而设计和制造的LSI的实际延迟合格率与规定的延迟合格率之差，来校正关系。

这样，可以将基于设定的特定设计余量而现实制造的LSI的实际的延迟合格率与制造前预测的延迟合格率的差，反映到针对以后制造的LSI的制造离散偏差的设计余量以及延迟合格率中。于是，可以在以后开发的LSI中更加高精度地、现实地设定设计余量。所以，可以抑制在设定设计余量中存在的多度不足。

附图说明

图1是表示有关本发明第一实施方式的LSI设计余量的设定方法的各工序的图。

图2是表示在图1所示的测试芯片评价工序S103中测定的NMOS晶体管以及PMOS晶体管的漏极电流的分布曲线。

图3是表示在图1所示的SPICE仿真工序S105中，使作为SPICE参数的NMPS晶体管以及PMOS晶体管的漏极电流变化的条件图。

图4是构成测定各自对应图3所示A点～D点的漏极电流的测试芯片的MOS晶体管的电流电压特性的映像图。

图5是为了满足图3所示条件，表示使SPICE参数之中的若干变量化的例子的表。

图6是表示输入到图1所示的SPICE仿真工序S105的电路仿真器的过程变量的分布、由依照输入的过程变量的分布的随机数组(SPICE参数组)而分析的MOS晶体管的漏极电流的分布、以及从电路仿真器输出的信号传输延迟时间的分布(延迟分布)的图。

图7是表示根据图3所示的A点～D点的各自的漏极电流以及图6所示的信号传输延迟时间的分布算出的下降系数以及延迟合格率的表。

图8是表示在图1所示的预测函数特定工序S108中求出的下降系数与延迟合格率的关系的图。

图9是表示与图3所示的条件不同条件例子的图。

图10是表示在有关本发明第二实施方式的LSI的设计余量的设定方法中，将布线特性造成的制造离散偏差作为延迟变动原因的情况下成为条件的各过程变量的变动幅度的图。

图11是表示在有关本发明第二实施方式的LSI的设计余量的设定方法的SPICE仿真工序S105中，输入到电路仿真器的过程变量的分布、由依照输入的过程变量的分布的随机数组(SPICE参数组以及网络表中的参数组)而分析的MOS晶体管的漏极电流及布线电容的分布、以及从电路仿真器输出的信号延迟分布的图。

图12是表示在有关本发明第二实施方式的LSI的设计余量的设定方法中的预测函数特定工序S108中求出的下降系数与延迟合格率的关系的图。

图13是表示有关本发明第三实施方式的LSI的设计余量的设定方法的各工序的图。

图14是表示在图13所示的预测函数特定工序S108中确定的下降系数与延迟合格率的关系(由实线所示)以及根据延迟合格率验证工序S302的评价结果对这个关系进行校正后的关系(由虚线所示)的图。

图15是表示有关本发明第四实施方式的LSI的设计余量的设定方法的各工序的图。

图16是表示在图15所示的LSI设计特性抽出工序S401中，对包含于构成LSI的逻辑电路的临界通路中的晶体管进行分类的例图。

图17是表示向在图15所示的SPICE仿真工序S105中使用的电路模型的网络表中插入的虚构的电流源的图。

图18是表示图15所示的SPICE仿真工序S105的电路仿真器中输入的过程变量的分布、由依照输入的过程变量的分布的随机数组(SPICE参数组)而分析的MOS晶体管的漏极电流及布线电容的分布、以及从电路仿真器输出的信号延迟分布的图。

图19是将包含于ASIC或系统LSI等中的逻辑电路1分解成多个信号通路4的电路图。

图20是表示由以往的LSI的设计余量的设定方法求出的下降系数P、V、以及T的各自的最佳值(best)、标准值(typ)、以及最差值(worst)的图。

图21是表示以往的LSI的设计余量的设定方法的各工序的图。

图22是表示在图21所示的拐点条件设定工序S14中确定的过程变量的变动幅度的图。

图23是详细地说明图21所示的电路仿真工序S15以及其后进行的LSI延迟离散偏差预测工序S16的图。

图中：120-电路模型，121-希望合格率，130-直线，130n-NMOS分布，130P-PMOS分布，131-直线，132-直线，420-电路模型，421-希望合格率，430-MOS晶体管，431-虚构电流源。

具体实施方式

第一实施方式

以下参照附图，对有关本发明第一实施方式的LSI的设计余量的设定方法进行说明。

图1是表示有关本发明第一实施方式的LSI的设计余量的设定方法的各工序的图。另外，在本实施方式中，在以作为CMIS晶体管的一种的CMOS晶体管的制造离散偏差作为延迟变动原因的情况下对该制造离散偏差的设计余量的设定方法进行说明。

如图1所示，首先，在测试芯片设计工序S101中，设计搭载构成将要制造的LSI的各种晶体管的测试芯片。

接着，在测试芯片试作工序S102中，比如试作多个在测试芯片设计工序S101中设计的测试芯片。

接着，在测试芯片评价工序S103中，对在测试芯片试作序工序S102中试作的测试芯片上搭载的各种晶体管之中的NMOS晶体管以及PMOS晶体管的各自的晶体管特性，比如至少对电流—电压特性进行测定。

图2是表示采用在芯片试作工序S102中试作的测试芯片而测定的MOS晶体管的电流特性分布图。这里，横轴表示NMOS晶体管的饱和漏极电流，而纵轴表示PMOS晶体管的饱和漏极电流。

如图2所示，在测试芯片评价工序S103中测定的MOS晶体管的电流特性，以表示NMOS晶体管的饱和漏极电流与PMOS晶体管的饱和漏极电流的一个点的方式进行表示。而且，在测试芯片评价工序S103中，采用在测试芯片试作工序S102中试作的多个测试芯片，测定搭载于各测试芯片上的多个MOS晶体管的电流—电压特性，因此，在图2所示的图形上绘制了多个点。于是绘制的NMOS晶体管的饱和漏极电流的分布成为图2所示的NMOS分布130n。与之对应，PMOS晶体管的饱和漏极电流的分布，成为图2所示的PMOS分布130p。这里，由于图2所示的比如NMOS分布130n的测定次数(纵轴)是简单的，因此，不与纵轴的PMOS晶体管的饱和漏极电流对应。

这里，用一维正态分布函数去近似上述NMOS分布130n以及PMOS分布130p，同时算出各自的标准值(希望值)μ以及标准偏差σ。根据这些值考虑通过A点(μ_n、μ_p)、B点(μ_n-σ_n、μ_p-σ_p)、C点(μ_n-2σ_n、μ_p-2σ_p)、以及D点(μ_n-3σ_n、μ_p-3σ_p)的直线。该直线表示在图3中。这里μ_n、σ_n依次表示根据NMOS分布130n的正态分布函数算出的标准值(希望值)、标准偏差，而μ_p、σ_p则依次表示根据PMOS分布130p的正态分布函数算出的标准值、标准偏差。

图3是表示上述A点～D点，以及通过这些点的直线130的图。

如图3所示，A点～D点，表示各自相互不同的饱和漏极电流的值。测定相当于这些点的饱和漏极电流比如NMOS晶体管的电流—电压特性，成为图4的映像图。另外，PMOS晶体管的电流—电压特性也成为同样的映像图。

如图4所示，相当于A点～D点的NMOS晶体管的电流—电压特性，起因于制造离散偏差，作为各自相互不同的电流—电压特性而表现。另外，图4所示的四个电流电压特性，从各自的NMOS晶体管的漏极电流大的一方依次分别对应A点、B点、C点、D点。

而且，如图3所示，用线段将A点～D点连接起来形成一条线段，而将这段线段延长后形成一条直线130。这样形成的直线130包含以下的意思。

如图19已经说明的那样，将构成LSI的逻辑电路分解后，可以分解成多个电路单元，和连接这些电路单元之间的多个信号通路。特别是，在连接图19所示的静态的电路单元的信号通路上传输的信号的速度，当构成电路单元的NMOS晶体管以及PMOS晶体管的漏极电流值都为最小值时，成为最慢，相反，当NMOS晶体管以及PMOS晶体管的漏极电流值都为最大值时，成为最快。因此，可以近似地考虑将在设计逻辑电路时的时序验证中所必需的拐点条件(电路仿真的参数的上限以及下限)设定在图3所示的直线130上。即，图2所示的与NMOS分布130n和PMOS分布130p的二维分布近似的二维正态分布函数，成为图2所示的椭圆。应该设定在由静态电路单元构成的逻辑电路的NMOS晶体管以及PMOS晶体管的漏极电流的拐点条件，将其逻辑电路的特征考虑进去后，估计可以设定在图3所示的直线130上。而且，图3所示的直线130，也可以说近似地表现了NMOS晶体管的漏极电流和PMOS晶体管的漏极电流的关系。

接着，在SPICE参数抽出工序S104中，根据图2所示的测定结果，抽出后述的SPICE仿真工序S105中采用的SPICE参数。此时，NMOS晶体管的漏极电流与PMOS晶体管的漏极电流的关系，为了满足相当于前述的图3所示的直线130的关系，将SPICE参数中的若干参数变量化。这样的变量化的条件，比如成为图5那样。

图5是为了让NMOS晶体管的漏极电流与PMOS晶体管的漏极电流之间的关系满足相当于图3所示的直线130的关系，而表示的变量化的SPICE参数的条件的表。

如图5所示，比如为了简单，作为变量化的SPICE参数，考虑为MOS晶体管的栅极长度、阈值电压、以及栅氧化膜厚的三个过程变量。此时，图3所示的A点～D点的各自变化幅度，比如通过在测试芯片评价工序S103中测定的电流—电压特性的配合，成为图5所示的比率。这个比率，是用％表示的对各SPICE参数的标准值的比率。即，所谓图5所示的SPICE参数的变化幅，就是通过将NMOS晶体管以及PMOS晶体管的上述三个SPICE参数的变量化，以A点、B点、C点、D点的顺序，在图3所示的直线130上，找出漏极电流减少的条件。另外，作为SPICE参数，比如在美国Avant！Corporation公司发行的[Star Hspice Manual(Release 2000.2，May 2000)]中有具体记载。

接着，在SPICES仿真工序105中，采用上述条件下变量化的SPICE参数、以及LSI电路模型120，由电路仿真器进行蒙特卡罗分析。所谓蒙特卡罗开分析，就是对应特定的概率分布将发生的随机数作为输入变量，对这每个随机数反复进行通常的分析，并且，通过对分析结果进行综合，得到作为输出的概率分布的统计分析方法。而且，作为电路仿真器，比如可以采用美国Synopsys公司生产的HSPICE。而且变量化的SPICE参数比如可以取图5所示的栅极长度、阈值电压、以及栅氧化膜厚的三个变量。而且，在测试评价工序S103中，也可以测定上述三个SPICE参数(栅极长度等)以外的过程变量的分布。

以下，具体地说明在SPICE仿真工序105中进行的SPICE仿真。

图6是表示输入到电路仿真器的三个过程变量、由依照输入的过程变量的分布的随机数组(SPICE参数组)而分析的MOS晶体管的漏极电流的分布、以及从电路仿真器输出的信号传输延迟时间的分布(以下称延迟分布)的图。

如图6所示，首先，将在SPICE参数抽出工序S104中抽出的图6所示的三个过程变量(栅极长度等)输入到电路仿真器，并且由电路仿真器产生伴随这些分布的随机数并使之变化。此时，由于伴随三个过程变量的分布的三个正态随机数分别相关，因此在电路仿真器内最初产生一个正态随机数以后，就可以产生相关的三个正态随机数。产生三个正态随机数后，在电路仿真器的内部，在每个随机数组上生成栅极长度等一组SPICE参数。但是，由此时生成的一组SPICE参数生成的NMOS以及PMOS晶体管的电流—电压特性的对，如前所述，依照图3的直线130所示的关系来设定。然后，生成SPICE参数后，对每个随机数组计算延迟时间，并且输出作为基于各SPICE参数组的延迟时间的全体分布的延迟分布。另外，作为输入的过程变量，如果在栅极长度那样地在网络表的格式中，也可以变量化的话，也可以使网络表中的该当的变量变化。

在此，给出一个具有表示在栅极长度等各个变量中存在的总离散偏差的标准偏差的正态分布。该离散偏差的分布，也可以认为是芯片内离散偏差和芯片外离散偏差等各种各样的离散偏差成份重合后的结果。再有，也可以按各离散偏差成份假定具有各离散偏差成份的标准偏差的正态分布，并且对各离散偏差成份产生正态随机数，该正态随机数按给定方法给予电路，进行蒙特卡罗分析。而且，在SPICE仿真中使用的电路模型120中，在构成LSI逻辑电路的信号通路中，抽出信号传输最慢的临界通路的网络表并使用。作为这种网络表的格式，比如在美国Avant！Corporation公司发行的Star Hspice Manual(Release 2000.2，May 2000中有记载。另外，在图6中，也一并表示了以往的延迟时间拐点条件(上限以及下限)。

接着，在下降系数计算工序S106中，根据在SPICE仿真工序105中算出的延迟分布而算出最差延迟时间以及标准延迟时间，同时在式(5)(参照‘以往技术’)中代入最差延迟时间以及标准延迟时间并算出关于制造离散偏差的下降系数。具体地，标准延迟时间，成为当MOS晶体管的漏极电流相当于图3所示的A点(μ_n、μ_p)时的延迟时间。另一方面，假设MOS晶体管的漏极电流相当于图3所示的B点(μ_n-σ_n、μ_p-σ_p)、C点(μ_n-2σ_n、μ_p-2σ_p)、以及D点(μ_n-3σ_n、μ_p-3σ_p)的任何一个延迟时间为最差延迟时间的话，则分别对应的下降系数P1、P2、P3，分别依次根据下式(6)、式(7)、式(8)算出。

    P1＝t_pd(μ_n-σ_n、μ_p-σ_p)/t_pd(μ_n、μ_p)        ……(6)

    P2＝t_pd(μ_n-2σ_n、μ_p-2σ_p)/t_pd(μ_n、μ_p)      ……(7)

    P3＝t_pd(μ_n-3σ_n、μ_p-3σ_p)/t_pd(μ_n、μ_p)      ……(8)

这里，t_pd(Id_n、Id_p)表示将NMOS晶体管的饱和漏极电流Id_n、以及PMOS晶体管的饱和漏极电流Id_p作为变量的临界通路的延迟时间。

图7是表示图3所示的A点～D点的饱和漏极电流与有上式(6)～式(8)算出的下降系数的关系的表。

如图7所示，可以看出MOS晶体管的饱和漏极电流与下降系数的关系为非线性的(以下对图7中的延迟合格率进行说明)。

接着，在延迟合格率计算工程S107中，对作为在SPICE仿真工序105中算出的延迟分布的累计概率分布的延迟合格率Y(t_pd)进行计算。具体地，是根据公式(9)对作为具有希望值(标准值)μ以及标准偏差μ的正态分布的N(μ、σ²)进行积分而计算延迟合格率Y(t_pd)。

$Y\left(t_{\mathrm{pd}}\right)={\∫}_{-\∞}^{t_{\mathrm{pd}}}N(\mathrm{\μ},{\mathrm{\σ}}^2)\mathrm{dt}\·\·\·\·\·\·\left(9\right)$

根据上式(9)算出的延迟合格率Y(t_pd)如图7所示。

如图7所示，伴随下降系数P的值的增大，延迟合格率的值也增加。也就是说，下降系数P的值越大，LSI所要求的延迟时间越缓和，因此被当作不合格品的LSI就越少。另外，如图7所示，当延迟时间为标准值的情况下，延迟合格率为0.5(50％)，同时延迟合格率的上限成为1.0(100％)。

接着，在预测函数特定工序S108，如图8所示确定表示在下降系数计算工序S106中计算的下降系数P(t_pd)与在延迟合格率计算工序S107中计算的延迟合格率Y(t_pd)的关系的预测函数。

图8是表示下降系数P(t_pd)与延迟合格率Y(t_pd)的关系的图形。

如图8所示，在下降系数设定工序S109中，根据在预测函数特定工序S108中确定的下降系数P与延迟合格率Y的关系，设定作为LSI的延迟合格率所要求的希望合格率121。比如，如果想得到90％的延迟合格率的话，则作为设定余量将下降系数设定为1.15。这样，由于可以从图8所示的关系算出对应设定的希望合格率121的下降系数，因此可以将算出的下降系数作为对制造离散偏差的设计余量而进行设定。另外，根据关于满足希望合格率121的制造离散偏差的下降系数P(下式(10)中的P_worst)、关于电源电压幅度的下降系数V、以及关于温度幅度的下降系数T的各自的最差值，根据下式(10)可以计算作为全体的最差延迟时间t_worst。

    t_worst＝t_typ×P_worst×V_wors×T_worst        ……(10)

如以上说明，根据第一实施方式，在测试芯片评价工序S103中，使用测试芯片对晶体管(比如MOS晶体管的电流—电压特性)进行测定，并可以根据由此测定的晶体管特性进行SPICE仿真。因此，可以算出考虑了起因于制造离散偏差的晶体管特性的离散偏差成分的延迟分布。于是，可以对LSI的制造离散偏差设定抑制过度不足的现实的设计余量。

而且，根据第一实施方式，在预测函数特定工序S108中，可以确定下降系数与延迟合格率的关系。因此，只要确定了产品化的LSI所要求的希望合格率121，就可以容易地算出满足该希望合格率121的适当的下降系数(也就是设计余量)。而且，如图6所示，可以比由以往的方法设定的拐点条件设定更适当且更现实的拐点条件。

而且，通过第一实施方式，如图3的直线130所示，由于可以只处理NMOS晶体管以及PMOS晶体管的漏极电流都增加或都减少的情况，因此，到设定下降系数为止可以容易地并且有效地进行处理。

而且，根据第一实施方式，在SPICES仿真工序105中的电路模型120的网表的格式中，基数着在LSI逻辑电路的信号通路中作为最慢信号通路而抽出的临界通路有关的信息。因此，通过使用记述着临界通路的网表的SPICES仿真，可以更正确地预测LSI的延迟合格率。

另外，在第一实施方式中，将NMOS晶体管的漏极电流与PMOS晶体管的漏极电流的关系限制为相当于图3所示的直线130的关系。但是，当难以施加相当于直线130的关系的过程变量时，也可以使NMOS晶体管的漏极电流与PMOS晶体管的漏极电流的关系成为相当于图9所示的直线131与直线132之间的区域内的关系。而且，当考虑NMOS晶体管的漏极电流与PMOS晶体管的漏极电流的关系为非线性的情况下，也可以将直线130、131以及132作成曲线。

而且，在第一实施方式中，将NMOS分布130n以及PMOS分布130p分别假定为正态分布进行所有的处理，但是也可以不是正态分布。

而且，在第一实施方式中，采用测试芯片对MOS晶体管的电流—电压特性进行测定，也可以测定其他特性。

而且，在第一实施方式中，对图7所示的MOS晶体管的饱和漏极电流μ、(μ-σ)、(μ-2σ)、(μ-3σ)情况的延迟合格率以及下降系数进行的说明，但是，该饱和漏极电流的间隔是为了说明的方便而设定的值，也可以是任意值。

而且，在第一实施方式的测试芯片试作工序S102中，试作多个测试芯片，但是，也可以试作一个测试芯片，并且只测定搭载该测试芯片的多个MOS晶体管的电流—电压特性。

第二实施方式

以下参照附图，对有关本发明第二实施方式的LSI的设计余量的设定方法进行说明。

第二实施方式的特征在于：作为构成LSI逻辑电路的延迟变动原因，在第一实施方式说明的晶体管特性的离散偏差成分基础上，还考虑了LSI的布线特性的离散偏差成分并对制造离散偏差设定设计余量。

那么，以下对本实施方式的特征部分进行更详细的说明。

图1是表示有关第二实施方式的LSI的设计余量的设定方法，特别是表示设定对以作为CMIS晶体管的一种的CMOS晶体管的特性、以及LSI的布线特性的离散偏差成分作为延迟变动原因的情况的制造离散偏差的设计余量的方法的各工序的图。

如图1所示，如图1所示，首先，在测试芯片设计工序S101中，设计形成构成将要设定的设计余量的LSI的各种晶体管以及布线的测试芯片。

接着，在测试芯片试作工序S102中，比如试作多个在测试芯片设计工序S101中设计的测试芯片。

接着，在测试芯片评价工序S103中，对在测试芯片试作工序S102中试作的测试芯片上搭载的各种晶体管之中的NMOS晶体管以及PMOS晶体管的比如电流—电压特性，以及作为布线特性，比如布线宽度、布线膜厚、以及层间膜厚分别进行测定。同样可以从此时测定的NMOS晶体管以及PMOS晶体管的电流—电压特性得到在第一实施方式中说明的图2。

接着，将实测得到的布线宽度、布线膜厚以及层间膜厚作为参数，采用场解算装置(电磁型仿真器的一种)的蒙特卡罗分析而算出布线电容的分布。在场解算装置中，比如可以采用美国Synopsys公司的软件Raphael等。

首先，将实测得到的布线宽度、布线膜厚、以及层间膜厚的分布作为输入，一边产生根据这些分布的随机数以便在场解算装置中进行分析。此时，由于认为晶体管特性的离散偏差成分与布线成分是互相独立的，而且，由于依据这些布线相关的三个过程变量的分布的三个随机数是各自相关的，首先产生一个布线用的正态随机数后，在产生相关的三个正态随机数。这样产生的三个正态随机数后，在计算对应一组各随机数的布线电容的同时，可以得到作为基于各随机数组的整体的布线电容的布线电容的分布。而且，算出被输出的布线电容分布的标准值(比如希望值)μ_c以及标准偏差σ_c。

但是，信号在连接构成LSI逻辑电路的多个电路单元的信号通路上的传输的速度，随着NMOS晶体管以及PMOS晶体管的漏极电流的减少而变得缓慢，相反随着漏极电流的增加而变快这样在第一实施方式中说明的特征的基础上，还具有随着布线电容的增加而变慢，相反随着布线电容的减少而加快的特征。这里，作为连接电路单元的布线，比如可以假定单一布线存在于基板上的单纯的布线结构。因此，比如将信号传输速度变慢的条件，即NMOS晶体管以及PMOS晶体管的漏极电流都减少，并且布线电容增加的条件设定为与第一实施方式一样。图10所示的是表现该条件之中布线电容相关的条件。

图10是表示将布线特性成分作为延迟变动原因的情况下成为条件的各过程变量的变动幅度的图。另外，图10的E、F、G、H，表示依次算出的布线电容的值为μ_c、(μ_c-σ_c)、(μ_c-2σ_c)、(μ_c-3σ_c)的情况。而且，对于晶体管特性相关的三个过程变量(栅极长度等)，与第一实施方式一样。

接着，在SPICE参数抽出工序S104中，与第一实施方式一样，抽出在SPICE仿真工序105中采用的SPICE参数。

接着，在SPICE仿真工序105中，与第一实施方式一样，产生依照输入的过程变量的分布的晶体管特性以及布线特性相关的随机数后，进行采用这些随机数组的SPICE仿真。但是，此时，在本实施方式中，将基于测试芯片评价工序S103中算出的标准值μ_c，以及标准偏差的布线电容的正态随机数反映到电路仿真中。具体地，将在电路模型120的网表中记述的布线电容(C_original)，置换为由场解算装置算出的标准μ_c以及标准偏差σ_c的布线电容分布(C_montecarlo)以及采用该标准并由下式(11)定标的布线电容C。由此，作成新的网表。

    C＝C_original×C_montecarlo/μ_c                ……(11)

即，如第一实施方式，为了考虑晶体管特性的制造离散偏差成分而生成必要的随机数，并在将生成的随机数反映到SPICE参数的基础上，在本实施方式中，为了考虑布线特性的离散偏差成分独立地生成必要的随机数，并将生成的随机数反映到网表中。然后，为了由电路仿真器算出对应生成的各个随机数组(在本实施方式中由晶体管特性用的随机数和布线特性用的随机数合计6个随机数构成)的延迟时间，而输出作为全体的信号传输延迟时间的分布(延迟分布)。这个概念图表示在图11中。

图11是表示在输入到电路仿真器的过程变量的分布、由依照输入的过程变量的分布的随机数组(SPICE参数组以及网络表中的参数组)而分析的MOS晶体管的漏极电流及布线电容的分布、以及从电路仿真器输出的信号延迟分布的图。

如图11所示，在本实施方式中，在图6所示的第一实施方式的三个过程变量的基础上，还生成依照布线宽度、布线膜厚以及层间膜厚的分布的随机数，并将生成的随机数组作为电路模型120的网表中的参数。根据这些网表中的参数在电路仿真器中算出的布线电容，根据前述的图10所示的条件进行设定。而且，在最终由电路仿真器输出的延迟分布中，不单反映第一实施方式中的晶体管制造的离散偏差，也反映布线制造的离散偏差。

这以后的下降系数计算工序S106～下降系数设定工序S109，由于与第一实施方式一样，因此省略其说明。另外，在预测函数特定工序S108中确定的延迟合格率和下降系数的关系如图12所示。

以上，根据第二实施方式，在第一实施方式得到的效果的基础上，得到以下效果。

根据第二实施方式，在测试芯片评价工序S103中进行测试芯片的布线特性的离散偏差成分的测定的同时，还可以基于测定的布线特性而进行SPICE仿真。因此，不止是晶体管特性的离散偏差成分，还可以是算出基于布线特性的离散偏差成分的延迟分布。因此，可以对制造离散偏差设定抑制过度不足的现实的设计余量。

而且，通过第二实施方式，在由SPICE仿真在电路仿真器内部使用的布线电容当NMOS晶体管以及PMOS晶体管的漏极电流都增加时变小，都减少时变大的条件下，算出进行SPICE仿真。因此，可以有效地并且容易地进行包括设定下降系数的处理。

另外，在第二实施方式的SPICE仿真工序105中，将LSI的布线结构假定为单纯的1结构，并且将基于该假定的结构算出的布线尺寸吻合到在电路模型120的网表中记述的全部布线中(布线电容元件)。但是，也可以将LSI的布线结构分类成多种，并且通过场解算装置算出基于分类的各自多种布线结构的布线电容的分布。具体地，在SPICE仿真工序105中，分开使用对应布线电容元件的布线电容分布，从而在电路模型120的网表的格式中记述的第一布线电容元件C₁中吻合第一布线电容分布D₁、或者在第二布线电容元件C₂中吻合第二布线电容分布D₂。

而且，在第二实施方式的SPICE仿真工序105中，将晶体管特性的离散偏差成分与布线特性的离散偏差成分作为相互独立的成分处理，但是也可以作为相互相关的成分处理。此时，在SPICE仿真工序105中，也可以先产生一个正态随机数，然后在生成相互相关的晶体管特性以及布线特性的六个正态随机数。

而且，在第二实施方式中，根据布线电容的离散偏差成分而设定设计余量，但是，也可以根据布线电阻的离散偏差成分设定设计余量。此时，最好将在SPICE仿真工序105中的电路模型120的网表中记述的电阻R_original，置换成采用由蒙特卡罗分析计算的布线电阻R_montecarlo以及该标准值μ并由以下公式(12)标定的布线电容R。

    R＝R_original×R_montecarlo/μ              ……(12)

而且，在第二实施方式中，将实测的布线尺寸等假定为正态分布并进行所有的处理，但是，也可以不是正态分布。

而且，在第二实施方式中，作为布线，是对测定布线宽度、布线膜厚以及层间膜厚的情况进行的说明，但是本实施方式的工序也可以同样处理测定这些以外的过程变量的情况。

第三实施方式

以下，参照附图，对本发明的第三实施方式的LSI设计余量的设定方法进行说明。

图13是表示第三实施方式的LSI的设计余量的设定方法的各工序的图。在图13所示的第三实施方式中，对与图1所示的第一实施方式的LSI设计余量的设定方法相同的工序等采用相同标号。

如图13所示，本实施方式的特征，在第一实施方式说明的直到设定设计余量为止的工序基础上，还具备：基于设定的设计余量进行产品开发以及批量生产的产品开发批量生产工序S301；基于实际产品化的LSI校正设计余量的延迟合格率验证工序S302。

具体地，在产品开发批量生产工序S301中，在下降系数设定工序S109中开发设定设计余量的LSI的同时进行批量生产。

接着，在延迟合格率验证工序S302中，对在产品开发批量生产工序S301中批量生产的LSI的实际延迟合格率进行评价。即，算出LSI实际延迟合格率(实测合格率)与下降系数设定工序S109中设定的希望合格率121(预测合格率)的差。另外，LSI的实测合格率与在下降系数设定工序S109中设定的预测合格率的差，由在SPICE参数抽出工序S104中抽出的SPICE参数的精度、SPICE仿真工序105中采用的电路模型的精度、以及SPICE仿真自身的精度产生。

接着，在下降系数设定工序S109中，根据在延迟合格率验证工序S302中算出的LSI实测合格率和在对LSI进行开发批量生产前的下降系数设定工序S109中设定的预测合格率的差，对在预测函数特定工序S108中确定的下降系数与延迟合格率的关系进行校正。该校正前与校正后的各自的下降系数与延迟合格率的关系在图14中表示。

图14是表示在图13所示的预测函数特定工序S108中确定的下降系数与延迟合格率的关系(由实线所示)以及根据延迟合格率验证工序S302的评价结果对该关系进行校正后的关系(由虚线所示)的图。

如图14所示，在最初的下降系数设定工序S109中设定了预测合格率后，根据图14所示的校正前的延迟合格率与下降系数的预测函数(由实线表示)，得到下降系数Pr。但是，如果用实际的下降系数Pr在批量生产后评价开发的LSI，则该LSI的延迟合格率成为图14中的实测合格率值。此时，由实线所示的延迟合格率和下降系数的预测函数被校正为虚线所示的函数。然后，将如此校正得到的新的延迟合格率和下降系数的关系应用于以后的LSI的产品开发中。

如以上所说明，根据第三实施方式，可以在LSI批量生产后的延迟合格率验证工序S302中评价基于在下降系数设定工序S109中设定的下降系数所开发的LSI的实际的延迟合格率(实测合格率)。因此，通过将LSI开发前预测的预测合格率与LSI开发及批量生产后实际评价的实测合格率的差反馈到预测函数特定工序S108中，就可以适当地校正延迟合格率和下降系数的关系。于是，就可以使这以后开发的LSI所设定的设计余量作为更现实的设计余量并实现高精度化。所以，就可以抑制在设定设计余量上存在的过度不足。

另外，在第三实施方式的产品开发批量生产工序S301中，开发以及批量生产的产品的种类或数量可以是任意的。

第四实施方式

以下，参照附图，对本发明的第四实施方式的LSI设计余量的设定方法进行说明。

图15是表示第四实施方式的LSI的设计余量的设定方法的各工序的图。在图15中，与图1所示的第一实施方式的LSI设计余量的设定方法相同的工序采用相同标号。

如图15所示，第四实施方式的特征在于：在进行测试芯片设计工序S101之前，作为LSI设计特征抽出工序S401，将产品化的LSI的特征部分分类成多种类型并予以抽出。具体地，将起因于制造离散偏差随机发生的离散偏差(随机离散偏差)以及系统性产生的离散偏差(系统性离散偏差)一起考虑的基础上设定设计余量。所谓随机离散偏差，是指比如将由延迟时间标准值的变动作为正态分布近似地吻合的离散偏差。另一方面，所谓系统性离散偏差，比如是指与信号传输延迟时间的标准值的规则的‘错位’近似地吻合的离散偏差。而且，系统性离散偏差，依存于掩膜布局，产生于半导体制造工序的光刻工序中。

以下对第四实施方式的特征部分进行更详细的说明。

首先，在LSI设计特征抽出工序S401中，通过对产品化的LSI进行分析，从连接构成LSI的逻辑电路的电路通路的信号通路中抽出临界通路。然后，对包含于抽出的临界通路中的晶体管的掩膜布局进行分类。

接着，在测试芯片设计工序、试作工序以及评价工序S101～S103中，采用试作的测试芯片，比如将MOS晶体管的饱和漏极电流的标准值的移位量(错位)按照下式(13a)或式(13b)那样进行分类化的同时，将各类型作为布局变量的依赖性来表示。

    ΔI_A＝f_A(L、W、S₁、S₂、…)            …(13a)

    ΔI_B＝f_B(L、W、S₁、S₂、…)            …(13b)

这里，I_A是类型A的漏极电流移位量，I_B是类型B的漏极电流移位量，L是MOS晶体管的栅极长度，W是栅极宽度，S1以及S2分别表示晶体管布局各部的尺寸。

再有，上述的类型(类型A、类型B等)是指作为布局依赖性的一个单位可以适用的布局的基本形状。图16中表示类型化后的MOS晶体管的栅极长度等的布局变量的例子。

图16是表示对包含于构成LSI的逻辑电路的临界通路中的晶体管进行分类时的布局变量的例图。

如图16所示，可以以表示布局的各部尺寸的布局变量(栅极长度等)、以A或B等的类型对包含于临界通路中的MOS晶体管进行分类。即，通过将类型化的MOS晶体管(Tr1等)中的一个确定为标准晶体管，将以该标准晶体管的电流分布为基准的电流分布的移位量ΔI、式(13a)或者公式(13b)那样地将各种布局变量作为参数而算出。具体地，根据各布局的尺寸分类包含于临界通路中的MOS晶体管的同时，如式(13a)或式(13b)所示，再根据由各自的尺寸分类的MOS晶体管的布局依赖性计算移位量。

接着，在SPICE参数抽出工序S104中，对作为标准晶体管而设定的晶体管的SPICE参数进行与第一实施方式同样的变量化。

接着，在SPICE仿真工序105中，采用SPICE参数抽出工序S104中抽出的SPICE参数、在LSI设计特征抽出工序S401中抽出的各晶体管类型所反映的电路模型420、以及电路仿真器进行蒙特卡洛分析。

具体地，首先，通过参照图16所示的电流的移位量，将具有相当于图16所示的电流移位量的电流值的虚构的电流源并列地插入到记述在电路模型420的网表的格式中的各MOS晶体管的源极与漏极之间。这个例子表示在图17中。

图17是表示在记述于电路模型420的网表中的晶体管中，插入相当于以标准晶体管的电流分布为基准的电流移位量的虚构的电流源的网表中的电路图的图。

如图17所示，在记述于电路模型420的网表中的晶体管430中，并列地插入相当于电流移位量的虚构的电流源431。于是，在采用电路模型420的电路仿真中分别考虑类型化的各晶体管中固有的系统性离散偏差。比如，在图16所示的NMOS晶体管Tr1的漏极电流的情况下，如果只考虑随机离散偏差，在正态分布上近似的Tr1的电流分布为(μ_n、σ_n ²)，如果也考虑系统性离散偏差，则如图18所示，为N(μ_n×1.05，σ_n ²)。即，漏极电流的标准值移位。另外，在电路模型420的网表的记述上插入虚构电源以外的蒙特卡洛分析方法，与第一实施方式一样。因此，作为蒙特卡洛分析的输入的过程变量的分布和基于这些分析的漏极电流以及延迟时间的分布如图18所示。

图18是表示SPICE仿真工序S105的电路仿真器中输入的过程变量的分布、由依照输入的过程变量的分布的随机数组(SPICE参数组)而分析的MOS晶体管的漏极电流及布线电容的分布、以及从电路仿真器输出的信号延迟分布的图。

如图18所示，与第一实施方式一样，产生依照栅极长度、阈值电压、以及栅氧化膜厚的分布的随机数并使之变化。于是在本实施方式中，在输入到电路仿真器的电路模型420的网表中写入相当于电流移位量的虚构的电流源，因此在电路仿真器内部算出的漏极电流的分布进行移位。即，虽然与第一实施方式一样的方法分析随机离散偏差，但是在本实施方式中，通过将供给依赖于布局的电流分布的移位量的虚构的电流源追加到网表，而考虑系统性离散偏差的同时，又根据这个系统性离散偏差算出延迟分布。另外，这以后的工序S106～S109与第一实施方式相同，因此省略其说明。

以上，通过第四实施方式，在第一实施方式得到的效果的基础上可得到以下的效果。

即，根据第四实施方式，通过在LSI设计特征抽出工序S401中，将包含于构成LSI的逻辑电路的临界通路的晶体管的掩膜布局分类化，可以考虑起因于LSI的制造离散偏差的随机离散偏差以及系统性离散偏差的两个离散偏差成分。而且，通过将这样分类的系统性离散偏差作为虚构的电流源而插入到在SPICE仿真中采用的电路模型420的网表中，可以算出反映该系统性离散偏差的特征的延迟时间(也就是延迟合格率)。于是，可以针对制造LSI的现实的制造离散偏差设定适当的设计余量。

另外，在第四实施方式的SPICE仿真工序S105中，插入电路模型420的网表中的虚构电流源也可以是电压控制型的电流源。

再有，在第四实施方式中的下降系数计算工序S106中，采用式(5)也可以与式(6)、(7)、(8)同样的计算。但是，对于第四实施方式，作为式(5)的分母的标准延迟时间，可以采用没有考虑系统性离散偏差时的标准延迟时间，或者也可以采用考虑了系统性离散偏差时的标准延迟时间。另一方面，作为式(5)的分子的最差延迟时间，无论采用那一种标准延迟时间，也必须采用考虑系统性离散偏差时的最差延迟时间

根据第一LSI设计余量的设定方法，可以针对LSI的制造离散偏差设定对应与在要制造的LSI所要求的合格率的特定设计余量。于是，在设计LSI之际，就可以避免对制造离散偏差设定过度的设计余量。所以，在第六工序，就可以适当地并且现实地设定没有过度不足的特定设计余量。而且，可以针对LSI的制造离散偏差设定对应与在要制造的LSI所要求的合格率的特定设计余量。所以，在设计LSI之际，就可以避免针对LSI的制造离散偏差设定过度的设计余量。而且，可以通过将LSI满足的比率(延迟合格率)作为特定设计余量而设定的下降系数简洁地预测要制造的LSI所要求的信号传输延迟时间。

Claims (13)

1、一种LSI设计余量的设定方法，其特征在于，具备：

在设计LSI之际，对制造离散偏差而设定的设计余量与合格率之间的关系进行预测的工序；和

基于所预测的所述关系，算出满足规定的合格率的特定设计余量的工序。

2、根据权利要求1所述的LSI设计余量的设定方法，其特征在于，

所述合格率，是在所述LSI逻辑电路中传输的信号延迟规定时间的概率针对信号传输时间进行累计后的延迟合格率；

所述设计余量是表示所述信号传输延迟时间与其标准值的比率的下降系数。

3、根据权利要求1所述的LSI设计余量的设定方法，其特征在于，

预测所述关系的工序，通过根据反映所述LSI的设计上的特征的电路模型而进行将从反映所述LSI的设计上的特征的测试芯片的电路特性中所抽出的仿真信息作为参数的电路仿真，包含预测所述关系的工序。

4、根据权利要求3所述的LSI设计余量的设定方法，其特征在于，

在所述电路模型所反映的所述LSI的设计上的所述特征中，至少还包含关于所述LSI的临界通路的信息。

5、一种LSI设计余量的设定方法，针对制造离散偏差设定在设计LSI之际所采用的设计余量，其特征在于，具备：

第一工序，采用反映所述LSI的设计上的特征的测试芯片，测定该LSI的电路特性；

第二工序，构筑反映所述LSI的设计上的特性的电路模型；

第三工序，从所述第一工序中测定的所述电路特性中至少抽出采用在所述第二工序中构筑的所述电路模型而进行的电路仿真中所必要的仿真信息；

第四工序，通过采用在所述第二工序中构筑的所述电路模型而进行将在所述第三工序中抽出的所述仿真信息作为参数的所述电路仿真，算出在所述LSI逻辑电路中传输的信号延迟规定时间的概率针对信号传输时间进行累计后的延迟合格率、以及表示所述信号传输延迟时间与其标准值的比率的下降系数；

第五工序，确定在所述第四工序中算出的所述延迟合格率与所述下降系数之间的关系；和

第六工序，根据在所述第五工序中确定的所述关系，算出满足规定的延迟合格率的特定下降系数，并且针对所述制造离散偏差将算出的该特定下降系数作为特定设计余量进行设定。

6、根据权利要求5所述的LSI设计余量的设定方法，其特征在于，

在所述第三工序中抽出的所述仿真信息中，至少包含起因于所述制造离散偏差的晶体管特性的离散偏差成分。

7、根据权利要求6所述的LSI设计余量的设定方法，其特征在于，

在所述第四工序的所述电路仿真中，变化所述参数，使得构成所述电路模型的N沟道MIS晶体管以及P沟道MIS晶体管的漏极电流一起增加或者一起减少。

8、根据权利要求5所述的LSI设计余量的设定方法，其特征在于，

在所述第三工序中抽出的所述仿真信息中，至少包含起因于制造离散偏差的晶体管特性的离散偏差成分以及布线特性的离散偏差成分。

9、根据权利要求5所述的LSI设计余量的设定方法，其特征在于，在所述第三工序中抽出的所述仿真信息中，至少包含起因于制造离散偏差的随机离散偏差。

10、根据权利要求5所述的LSI设计余量的设定方法，其特征在于，在所述第三工序中抽出的所述仿真信息中，至少包含起因于制造离散偏差的随机离散偏差以及系统性离散偏差。

11、根据权利要求10所述的LSI设计余量的设定方法，其特征在于，

所述系统性离散偏差根据对流过电流的掩膜布局的依赖性将构成所述电路模型的晶体管类型化成多种类型。

12、根据权利要求10所述的LSI设计余量的设定方法，其特征在于，

在所述第四工序的所述电路仿真中，将所述系统性离散偏差成分作为与构成所述电路模型的晶体管并联连接的虚构电流源来表现。

13、根据权利要求2或5所述的LSI设计余量的设定方法，其特征在于，

根据基于所述特定设计余量而设计和制造的所述LSI的实际延迟合格率与所述规定的延迟合格率之差，来校正所述关系。

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