JP5304088B2 - 遅延時間分布を解析する解析方法および解析装置 - Google Patents

Description

本発明は、遅延時間分布を解析する解析方法および解析装置に関する。

近年、半導体集積回路（以下、「ＬＳＩ」と言う）の微細化又は高集積化に伴い、製造上のばらつきやプロセス、温度、電圧などのばらつきが遅延時間に及ぼす影響が大きくなり、これが歩留まりにも影響を及ぼすようになった。このような様々なばらつきによって引き起こされる遅延時間の相違（以下、「遅延ばらつき」と言う）の増大は、ＬＳＩの設計期間や歩留まりに大きな影響を与えている。そのため、ＬＳＩの開発では、所定の歩留まりを実現するために、各素子のばらつきが最悪ケースの信号遅延時間を計算し回路の遅延解析をおこなっている。

通常、このような解析として、静的遅延解析（ＳＴＡ：Stoical Timing Analysis）が行われている。ＳＴＡでは、各素子の最悪ケースの信号遅延時間を用いて、全ての素子が最悪ケースの信号遅延時間を生じることを想定することにより、回路の最悪信号遅延時間を算出している。

一般に、ＬＳＩ開発では、論理素子としての回路セル又は内部に論理素子により構成された回路を有する回路セルをベースとした設計が行われている。例えば、論理素子としての回路セルには、インバータ（否定）回路セル、ＡＮＤ(論理積)回路セル、ＯＲ（論理和）回路セル等が含まれ、回路を有する回路セルには、Ｄラッチ回路セル、インクリメンタ（増分器）回路セル、カウンタ回路セル等が含まれる。そのため、ＬＳＩのＳＴＡは、回路セルごとの最悪信号遅延時間を用いて、全ての回路セルが最悪信号遅延時間を生じることを想定して、回路の最悪信号遅延時間を算出している。
しかし、全ての回路セルが最悪信号遅延時間を取ると想定したＳＴＡ解析を用いた設計手法では、信号遅延が過剰に見積もられてしまうため、ＬＳＩの微細化又は高集積化に伴い所望の性能を満たす設計が困難になってきた。

従来、製造ばらつき等によって生じる遅延ばらつきはモンテカルロ解析等の統計的手法を用いた解析手法により算出する方法が提案されている。この文献では、モンテカルロ解析により、トランジスタのゲート長さ等のプロセス特性をランダムに設定することで素子の信号遅延時間の確率分布（以下、「遅延時間分布」と言う）を求め、その遅延時間分布から歩留まりを求める。モンテカルロ解析により、プロセス変数と遅延歩留まりの関係が正確に求まるため、所定の歩留まりを得るために最適な設計マージンを求めることができる。

また、各素子の信号遅延時間を確率分布として統計的に扱うことで、回路の遅延時間分布を算出する方法である統計的タイミング解析（ＳＳＴＡ）として各素子のゲート幅や配線等のプロセス特性から遅延時間分布を作成して、回路の遅延時間分布を求める手法が提案されている。

特開２００５−１１８９２号公報 新田 泉、本間 克己、澁谷 利行、「統計的遅延解析におけるモデルと精度に関する一考察」（電子情報通信学会 信学技法 ２００５年１２月、頁６１〜６６）

ＳＳＴＡを用いることによりＳＴＡで問題となっている過剰な設計マージンを最適化することができる。ＳＳＴＡ解析を行うためには回路セルごとの遅延時間分布が必要になる。回路セルの遅延時間分布はモンテカルロ解析によって求めるのが理想的だが、回路セルに対してモンテカルロ解析を実行するためには莫大な処理時間がかかるうえ、解析結果のデータ量も膨大になる。全回路セルに対してモンテカルロ解析を行うことは、高集積化され開発工程の逼迫したＬＳＩ設計において多くの時間とデータ量を要すため現実的ではない。
本発明は、ＳＳＴＡを用い最適な設計マージンでＬＳＩ回路の設計を行うために、回路セルの遅延時間分布を求める遅延ばらつき解析装置及びその方法を提供することを目的とする。

上記課題を解決するために、Ｎ（２以上の自然数）段の回路の遅延時間分布を解析する方法が提供される。
上記方法は、上記回路の遅延時間分布が正規分布に従うとして、上記回路を伝播する信号の最大偏差遅延時間と、上記回路の基本遅延時間とを算出する遅延時間算出ステップと、上記回路の最大偏差遅延時間と上記回路の基本遅延時間との差分についてのＮ段の二乗平均を用いて、Ｎ段の回路の遅延ばらつき値を算出する遅延ばらつき算出ステップと、上記算出された遅延ばらつき値を用いて、上記Ｎ段の回路の遅延時間分布を正規分布として生成するステップと、を有する。

この方法は、各回路の遅延時間分布を生成し、回路のモンテカルロ解析を行うことなく、回路の遅延時間分布を簡易に解析することができる。

以下、図面を参照して、本発明の実施の形態を説明する。
図１には、素子の遅延時間分布を用いて、複数の素子により構成される回路の信号遅延時間分布を簡易に算出する方法及びその装置の一例が示される。遅延ばらつき解析装置１０は、処理部２０、記憶部３０、表示部４２、入力部４３を有し、これら装置１０の構成要素は互いにバス接続される。なお、以下において「素子」を用いて説明した場合、「素子」の１つの例として「回路セル」も含まれる。

処理部２０は、単一又は複数の処理装置を用いて実装され得る。そのような処理装置は、中央処理装置（ＣＰＵ）やプログラマブルロジックデバイス、デジタルシグナルプロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等を有し得る。
また、処理部２０は、記憶部３０に格納されたプログラム等の実行処理、各種データの記憶部３０への入出力制御や、入力部４３に入力された情報を記憶部３０に記憶する制御や、遅延ばらつきの結果等を表示部４２に表示する制御を行うことができる。

さらに、処理部２０は、信号遅延時間算出部２２、遅延ばらつき算出部２４、統計的遅延計算部２６、タイミングチェック部２８として機能することができる。
信号遅延時間算出部２２は、回路に含まれる素子について信号遅延時間を計算することができる。遅延ばらつき算出部２４は、信号遅延時間算出部２２により算出された信号遅延時間を用いてＮ段の回路セルの遅延ばらつきや、その遅延ばらつきの確率分布（以下、「遅延時間分布」と言う）を算出することができる。統計的遅延解析部２６は、遅延ばらつき算出部２４により算出されたＮ段の回路セルの遅延時間分布を用いて、Ｎ段の回路セルを複数有する回路の遅延時間分布を統計的に算出する。タイミングチェック部２８は、遅延ばらつき算出部２４により出力されたＮ段の回路セルの遅延時間分布、又は、統計的遅延解析部２６により算出された回路の遅延時間分布を表示部４２等に出力することができる。

記憶部３０には、処理部２０で利用される各種のデータが格納される。例えば、制御部２０の一連の手順を実行するためのプログラム（オペレーティングシステム、アプリケーション等）やファームウェア、回路の構造定義情報や素子のプロセス特性が定義される設計データ３２、信号遅延時間算出部２２により算出された素子種類毎の±３σ信号遅延時間を格納する信号遅延時間データ３４、遅延ばらつき算出部２４により算出された回路の遅延ばらつきを格納する統計的遅延データ３６、及びタイミングレポート３８が記憶部３０に格納される。

また、記憶部３０に記憶されるプログラムを、処理部２０に実行させることにより、処理部２０は、信号遅延時間算出部２２、遅延ばらつき算出部２４、統計的遅延計算部２６、タイミングチェック部２８として機能することもできる。
また、記憶部３０は、例えば不揮発性の記憶デバイス（不揮発性半導体メモリ、ハードディスク装置、光ディスク装置、フラッシュメモリなど）や、ランダムアクセス可能な記憶デバイス（ＳＲＡＭ、ＤＲＡＭなど）、読み出し専用メモリ等によって構成され得る。

入力部４３は、キーパッドがユーザによって操作された場合に、その操作内容に対応する信号を発生し、これをユーザの指示として制御部２０に入力する。表示部４２は、例えば液晶表示パネルや有機ＥＬパネル等の表示デバイスを用いて構成され、制御部２０から供給される信号に応じたテキストあるいは画像を表示する。

図２を用いて、遅延ばらつき解析装置による遅延ばらつきの計算対象となるＮ段の回路セルの一例について説明する。
Ｎ段の回路セル５０は、ＮＡＮＤゲート素子Ａ１、Ａ２、・・・、ＡＮや、図示しない他のＯＲ等の論理ゲート素子、インバータ素子等を含む回路パス５１Ａを含む。信号は、回路パス５１Ａにおいて、入力部５２ＡからＮＡＮＤゲート素子等を通過して、出力部５３Ａへ伝播する。

図３を用いて、図２に表される各素子のプロセス特性を定義した設計データを説明する。
プロセス特性データ６０に示すように、プロセス特性として、例えば、ＮＡＮＤゲート素子Ａ１のプロセス特性は、ＮＡＮＤゲート素子Ａ１を構成するＭＯＳ（Metal Oxide Semiconductor）のゲート長Ｌ、ゲート幅Ｗ、スレッショルド電圧Ｖｔｈ、プロセスのばらつき特性データ等が規定される。
また、図示されないが、設計データ３２には、複数の回路パスを規定した回路記述データが含められる。

図４を用いて、遅延ばらつき解析装置１０によるＮ段の回路セルの遅延ばらつき計算の処理フローの一例を説明する。
まず、信号遅延時間算出部２２は、設計データ３２から図３に示される素子のプロセス特性情報を取得する（ステップＳ１０１）。設計者は、基本信号遅延時間を算出する場合は標準電圧値等のように信号遅延時間が平均値を示すときの典型的なプロセス特性、最悪信号遅延時間を算出する場合はプロセス特性±３σ、またシステマティックばらつきやランダムばらつき（後述）などの条件にも注意し適切なプロセス情報を選択し、信号遅延時間算出部２２が計算に用いる設定値として設定する。

信号遅延時間算出部２２は、設計データ３２に含まれる回路記述や取得したプロセス特性を元に回路動作シミュレータ（ＳＰＩＣＥ等）を用いて回路セルの信号遅延時間を算出する（ステップＳ１０２）。なお、遅延時間分布を求めるためには基本信号遅延時間、ＦＡＳＴ側とＳＬＯＷ側との最悪信号遅延時間の３種類の遅延時間が必要であるので、ステップＳ１０１、ステップＳ１０２を繰り返し必要なデータを算出する。
信号遅延時間算出部２２は、上記したような典型的なプロセス特性の時の遅延時間を基本信号遅延時間Ｘ_0、プロセス特性が±３σばらついたときの信号遅延時間を最悪信号遅延時間Ｘ_Nとみなし、信号遅延データ３４として記憶部３０に格納する。

Ｎ段の回路セルの遅延ばらつきは、遅延に影響を与えるプロセスの特性が一様に変化（以下「システマティックばらつき」と呼ぶ）したために起こるシステマティック遅延ばらつきと、信号遅延に影響を与えるプロセス特性がランダムにばらつく（以下「ランダムばらつき」と呼ぶ）ことによって生じるランダム遅延ばらつきがある。
遅延ばらつき算出部２４は、基本信号遅延時間Ｘ₀とシステマティックばらつきのプロセス特性から算出した最悪信号遅延時間Ｘ_Nとの差分値Ｙと、基本信号遅延時間Ｘ₀を用いて、下記に示す式２にしたがって回路セル５１Ａのシステマティック遅延ばらつき値を求める（ステップＳ１０３）。なお、遅延ばらつき値とは、回路セルの最大偏差遅延時間と回路セルの基本遅延時間との差分が基本遅延時間にしめる割合を言う。
システマティックばらつきではプロセス特性は一様に変化するため、最悪信号遅延時間Ｘ_Nは、最大偏差信号遅延時間Ｘ_3σとみなすことができる。また、遅延ばらつき算出部２４は、基本信号遅延時間Ｘ₀とランダムばらつきのプロセス特性から算出した最悪信号遅延時間Ｘ_Nと、基本信号遅延時間Ｘ₀を用いて、下記に示す式９にしたがってＮ段の回路セル５１Ａのランダム遅延ばらつき値を求める（ステップＳ１０３）。図４では、システマティック遅延ばらつきと、ランダム遅延ばらつきとを合わせて「遅延時間分布」と称している。

以下に、上記式１を用いて、Ｎ段の回路セル５１Ａのシステマティック遅延ばらつきを求めるために使用される式２の導出を説明する。
式１は、ばらつき０の信号遅延時間つまり基本信号遅延時間Ｘ₀とシステマティックにプロセスが３σばらついたときの最大偏差信号遅延時間Ｘ_3σとの差分値Ｙ_Sを求める式である。上述したようにシステマティックばらつきではすべての素子の特性が一様に変化するため最悪信号遅延時間Ｘ_Nがシステマティックばらつきの傾向を適切に表現している。システマティック遅延ばらつき値Ｖ_Sは遅延時間差分値Ｙ_Sの基本信号遅延時間Ｘ₀に対する割合、式２となる。

以下に、上記式３〜８を用いて、Ｎ段の回路セル５１Ａのランダム遅延ばらつきを求めるために使用される式９の導出を説明する。プロセス特性がランダムにばらつくことによって生じるランダム遅延ばらつきは一般に段数が増えるほど遅延ばらつきが小さくなるという性質をもっている。そのため、ランダム遅延ばらつき値を算出するときには回路に含まれるゲート段数が重要となる。回路パス５１Ａに含まれる全段数、又は、全素子数をＮとし基本信号遅延時間Ｘ₀をＮ段の基本信号遅延時間、最悪信号遅延時間Ｘ_NをＮ段の最悪信号遅延時間とする。ここで簡単のため各段の遅延時間が一定であると仮定し、１段の基本信号遅延時間をＸ１₀、１段の最悪信号遅延時間をＸ１とする。

上記信号遅延時間算出部２２で算出されたランダムばらつき時の基本信号遅延時間は式４で表される。式３は、１段分の最大信号偏差時間でありこれは最悪信号遅延時間Ｘ１と同等とみなすことができる。上記信号遅延時間算出部２２で算出されたランダムばらつき時の最大偏差信号遅延時間は式５で表される。ここで、基本信号遅延時間Ｘ₀との差分Ｙ_Rに注目する。式６は信号遅延時間算出部２２で算出された最悪信号遅延時間Ｘ_Nを表している。しかし、式６は段数が増えるほど遅延ばらつきが小さくなるというランダムばらつきの性質を反映していない。したがって、上記信号遅延時間算出部２２で算出されたランダムばらつき時の最悪信号遅延時間は最大偏差信号遅延時間としては過大に評価されている。

そのため、本実施例では、複数誤差が連続して伝播する場合の誤差伝播を推定するために使用される「誤差伝播の法則」にしたがって、回路パスを伝播して生じるＮ段の回路セルの最大偏差信号遅延時間の基本信号遅延時間からの差分値Ｙ_Rを、１段での差分値Ｙ１のＮ段分の二乗平均とする。
本実施例では、回路パスの信号遅延時間の差分値Ｙ_Rは、差分値Ｙ１の二乗平均とするので、差分値Ｙ_Rは式７となる。式８はＹ_RをＸ₀とＸ_Nを用いてあらわしたものである。したがって、Ｎ段の素子を有する回路パス５１Ａのランダム遅延ばらつき値を式９のように導出することができる。

また、式９の右辺に示されるように、回路パスの遅延ばらつきは、分母にＮ段の平方根を有する。したがって、式９は、Ｎの値が大きくなるほど、遅延ばらつき値における段数誤差の影響は小さくなる。そのため、回路セルの段数が多い場合、遅延ばらつき値を算出する際のＮ値の精度が多少低くなっても遅延ばらつき値への影響は小さくなる。
したがって、Ｎ値の算出方法としては遅延ばらつき値対象パスのゲート段数を数えることがのぞましいが、算出部２４において、信号遅延時間算出部２２で算出した回路パス５１Ａ内の基本信号遅延時間を、１段あたりの信号遅延時間の平均値で除算して段数Ｎを求めることができる。この場合、段数Ｎを一つ一つカウントせずにＮ段の回路セルの遅延ばらつき値を求めることができる。

遅延ばらつき算出部２４は、設計データ３２を用いて集積回路５０又は回路パス５１Ａにおいて最も頻繁に使用されている論理ゲート素子の信号遅延時間を１段あたりの信号遅延時間として使用することができる。１段あたりの信号遅延時間を算出するために集積回路５０と回路パス５１Ａのどちらのデータを使用するかは設計者が決めることができる。前者は集積回路５０に含まれるすべての回路パスの段数Ｎを見積もる時にここで算出した信号遅延時間を使用できるという利点がある。後者は回路５１Ａに特化して段数Ｎを見積もっているので前者よりも回路パス５１Ａに対しての段数Ｎの精度が高くなる。
また、遅延ばらつき算出部２４は、設計データ３２を用いて集積回路５０又は回路パス５１Ａ内の全論理ゲート素子の基本遅延時間を算出し１段あたりの信号遅延時間とすることができる。この場合も、回路パス内の素子を一つ一つカウントせずにＮ段の回路セルの遅延ばらつきを求めることができ、集積回路５０と回路パス５１Ａのどちらのデータを使用するかは設計者が決めることができる。例えば、設計者は、Ｎ段の回路セルの信号遅延時間の総和を、信号遅延時間の最も長い回路セル又は最も個数の多い種類の回路セルの信号遅延時間で除算して段数Ｎを決めることができる。
このように、本実施例によれば、Ｎ段の回路セルの遅延ばらつき値をより簡易に求めることもできる。

統計的遅延データ３６には、回路パス５１Ａの遅延ばらつき値が含まれる。また、システマティックばらつき時及びランダムばらつき時におけるすべての回路パスの遅延ばらつき値が統計的遅延データ３６に含まれる。
統計的遅延計算部２６は、統計的遅延データ３６を±３σの確率変数とする正規分布である遅延時間分布を生成する（ステップＳ１０４）。図５（ｂ）に、遅延時間分布として、遅延ばらつきの確率密度関数の一例を示す。基本遅延時間が図５（ｂ）の平均値に相当する。統計的遅延計算部２６は設計データ３２と信号遅延データ３４と統計的遅延データ３６を入力データとしＳＳＴＡを用いて集積回路５０の遅延解析を行う。

タイミングチェック部２８は、統計的遅延計算部２６で算出した結果を表示部４２に表示することで、ＬＳＩ設計を行う作業員に、集積回路５０の遅延時間と歩留まりの関係（図９）やパスの遅延時間分布などを提示することができる。これにより、回路セルベースでＬＳＩ設計を行うユーザは、集積回路５０が所望の歩留まりを満たすか否かを判断することができる。

次に、図６を用いて、遅延ばらつき解析装置１０によるＳＳＴＡを用いた回路の遅延解析の処理フローの一例を説明する。
従来、ＳＳＴＡを行うためにはすべての回路セル又はすべての素子の確率分布を求めるためにモンテカルロ解析を行う必要があった。しかしながら、本実施例では、Ｎ段の回路セルの確率分布を簡易に生成することができるため、そのＮ段の回路セルの確率分布を用いてＮ段の回路セルを複数含む回路（例えば、集積回路等）のＳＳＴＡをより簡易に行うことができる。

統計的遅延計算部２６は、複数のＮ段回路セルの遅延時間分布（統計的遅延データ３６）を用いて、統計的遅延算出処理としてＳＳＴＡの処理が行われる（ステップＳ２０１）。
ＳＳＴＡの処理の一例として、図７にＮ段の回路セルが直列に接続する回路５１Ａ、回路５１Ｂ及びその確率分布、図８に並列に接続する回路５１Ｃ、回路５１Ｄ及びその確率分布を示す。
図７（ａ）に示すように、回路５１Ａ、５１Ｂが直列に接続される場合、２つの回路５１Ａ、５１Ｂの遅延時間分布をそれぞれｆ１及びｆ２で表すと、回路５０Ａの遅延時間分布ｆ３は、いわゆる統計的和と呼ばれる下記式１０で示す演算により求めることができる。
一方、図８の（ａ）に示すように、回路５１Ｃ、５１Ｄが合流する場合は、２つの回路５１Ｃ、５１Ｄの遅延時間分布をそれぞれｆ４及びｆ５で表すと、回路５０Ｂの遅延時間分布ｆ６は、いわゆる統計的ＭＡＸと呼ばれる下記式１１で示す演算で求めることができる。

なお、算出された統計的和演算による遅延時間分布ｆ３、ｆ６は、統計的遅延データ３６として記憶部３０に格納され、上記した演算処理を繰り返し行うことなく参照利用することもできる。

次に、タイミングチェック部２８は、算出した回路の遅延時間分布ｆ３又はｆ６に基づいて、統計的タイミングチェックを行う（ステップＳ２０２）。図９を用いて、統計的タイミングチェックについて説明する。図９では、遅延時間の確率分布関数の一例が示される。
タイミングチェック部２８は、遅延時間分布ｆ３又はｆ６において、±３σのときの遅延ばらつきに対応する遅延時間を±３σとする遅延時間の確率密度分布９０を、タイミングレポートとして作成することができる（ステップＳ２０３）。この遅延時間の確率密度分布９０は、タイミングチェック部２８によって、記憶部３０にタイミングレポート３８として格納され、上記した算出処理を繰り返すことなく参照利用することもできる。
図９を用いることで、所望の遅延時間を満たした時の歩留まりを得ることができる。例えば、回路５０の所望の遅延時間が、４８０ｐｓの場合、回路５０の歩留まりはほぼ１００％になる。

図１０を用いて、ＳＳＴＡとＳＴＡとを両方行う遅延解析フローの一例について説明する。この実施例では、図６で説明したＳＳＴＡの遅延時間と、ＳＴＡの遅延時間とを比較したタイミングレポートを作成することで、ＳＳＴＡで算出した遅延時間の信頼性を判断することができる。

まず、同じ設計データを用いて、ＳＴＡ並びにＳＳＴＡに必要なプロセス特性を用いて遅延時間計算（ステップＳ１０１〜１０２）が行われる。ＳＳＴＡでは、図４及び図６を用いて説明した処理が行われる（ステップＳ１０３、Ｓ１０４、Ｓ２０１、Ｓ２０２）。
ＳＴＡでは、ステップＳ１０１〜１０２で算出された回路セルの遅延時間を用いて回路全体のパスの遅延時間を算出する（ステップＳ３０１）。タイミングチェック部２８は、ステップＳ３０１で算出されたすべてのパスの遅延時間を集計し所望の性能での動作確認を行う（ステップＳ３０２）。ＳＳＴＡを用いたタイミングチェックとＳＴＡを用いたタイミングチェックを併記したタイミングレポートが作成される（ステップＳ３０４）。

上記したようにＳＴＡでは、遅延時間の最悪値に基づくばらつき値を全段分積算して算出するため、所望の性能を満たすための設計マージンが過剰になる。したがって、ＳＳＴＡで算出されたパスの遅延時間と、ＳＴＡで算出されたパスの遅延時間分布とを見比べることで、ばらつきに強いパスやばらつきに弱いパスを見極めることができたり、目標性能に到達するためにどのパスの遅延時間を改善すれば効果的なのか、或いはＳＴＡでどのパスの設計マージンが過剰に見積もられているのかを判断することが出来る。

図１は、遅延ばらつき解析装置の一例を示す図である。 図２は、遅延ばらつきの算出対象となる設計データの一例を示す図である。 図３は、プロセス特性データの一例を示す図である。 図４は、遅延ばらつき解析装置による信号遅延時間及び遅延ばらつき算出処理の一例を示すフローチャートである。 図５（ａ）は、プロセス特性を確率変数とする正規分布の一例を示し、図５（ｂ）は、遅延ばらつきを確率変数とする正規分布の一例を示す図である。 図６は、遅延ばらつき解析装置による統計的遅延解析処理のフローの一例を示すフローチャートである。 図７は、直列に接続する回路及びその遅延時間分布の一例を示す図である。 図８は、並列に接続する回路及びその遅延時間分布の一例を示す図である。 図９は、遅延時間と歩留まりの関係の一例を示す図である。 図１０は、遅延ばらつき解析装置によるＳＳＴＡとＳＴＡとを両方行う遅延解析フローの一例を示す図である。

符号の説明

１０ 遅延ばらつき解析装置
２０ 処理部
２２ 遅延時間算出部
２４ ばらつき値算出部
２６ 統計的遅延解析部
２８ タイミングチェック部
３０ 記憶部
４２ 表示部
４３ 入力部

Claims (12)

1. 演算手段によって複数段の回路の遅延時間分布を解析する方法であって、
   前記演算手段が、前記複数段の回路に含まれる各段の回路を伝播する信号の最大偏差遅延時間および基本遅延時間を算出する遅延時間算出ステップと、
   前記演算手段が、前記複数段の回路の基本遅延時間の総和を算出するステップと、
   前記演算手段が、前記複数段の回路の基本遅延時間の総和を、基本遅延時間の最も長い回路又は最も個数の多い種類の回路の基本遅延時間で除算して段数を求めるステップと、
   前記演算手段が、前記複数段の回路に含まれる各段の回路の最大偏差遅延時間と前記複数段の回路に含まれる各段の回路の基本遅延時間との差分についての前記求められた段数分の二乗平均を用いて、前記複数段の回路の遅延ばらつき値を算出する遅延ばらつき算出ステップと、
   前記演算手段が、前記算出された遅延ばらつき値を用いて、前記複数段の回路の遅延時間分布を正規分布として生成するステップと、
   を有することを特徴とする解析方法。
2. 前記遅延ばらつき算出ステップは、前記複数段の回路の最大偏差遅延時間と前記複数段の回路の基本遅延時間との差分を、前記複数段の回路の基本遅延時間と段数の平方根との積で除算することによって、前記複数段の回路の遅延ばらつき値を算出する請求項１に記載の解析方法。
3. 前記遅延時間分布を用いて、前記複数段の回路を複数有する回路の遅延ばらつき値を算出するために、統計的タイミング解析を行うステップと、をさらに有する請求項１又は２に記載の解析方法。
4. 演算手段によって複数段の回路の遅延時間分布を解析する方法であって、
   前記演算手段が、前記複数段の回路に含まれる各段の回路を伝播する信号の最大偏差遅延時間および基本遅延時間を算出する遅延時間算出ステップと、
   前記演算手段が、前記複数段の回路の基本遅延時間の総和を算出するステップと、
   前記演算手段が、前記複数段の回路に含まれる各段の回路の基本遅延時間の平均値を算出し、前記複数段の回路の基本遅延時間の総和を前記平均値で除算して前記段数を求めるステップと、
   前記演算手段が、前記複数段の回路に含まれる各段の回路の最大偏差遅延時間と前記複数段の回路に含まれる各段の回路の基本遅延時間との差分についての前記求められた段数分の二乗平均を用いて、前記複数段の回路の遅延ばらつき値を算出する遅延ばらつき算出ステップと、
   前記演算手段が、前記算出された遅延ばらつき値を用いて、前記複数段の回路の遅延時間分布を正規分布として生成するステップと、
   を有することを特徴とする解析方法。
5. 前記遅延ばらつき算出ステップは、前記複数段の回路の最大偏差遅延時間と前記複数段の回路の基本遅延時間との差分を、前記複数段の回路の基本遅延時間と段数の平方根との積で除算することによって、前記複数段の回路の遅延ばらつき値を算出する請求項４に記載の解析方法。
6. 前記遅延時間分布を用いて、前記複数段の回路を複数有する回路の遅延ばらつき値を算出するために、統計的タイミング解析を行うステップと、をさらに有する請求項４又は５に記載の解析方法。
7. 複数段の回路の遅延時間分布を解析する解析装置であって、
   前記複数段の回路に含まれる各段の回路を伝播する信号の最大偏差遅延時間および前記複数段の回路に含まれる各段の回路の基本遅延時間を算出する遅延時間算出部と、
   前記複数段の回路の基本遅延時間の総和を算出する複数段遅延時間算出部と、
   前記複数段の回路の基本遅延時間の総和を、基本遅延時間の最も長い回路又は最も個数の多い種類の回路の基本遅延時間で除算して段数を求める段数算出部と、
   前記複数段の回路に含まれる各段の最大偏差遅延時間と前記複数段の回路に含まれる各段の基本遅延時間との差分についての前記求められた段数分の二乗平均を用いて、前記複数段の回路の遅延ばらつき値を算出する遅延ばらつき算出部と、
   前記算出された遅延ばらつき値を用いて、前記複数段の回路の遅延時間分布を正規分布として生成する統計的遅延解析部と、
   を有することを特徴とする解析装置。
8. 前記遅延ばらつき算出部は、前記複数段の回路の最大偏差遅延時間と前記複数段の回路の基本遅延時間との差分を、前記複数段の回路の基本遅延時間と段数の平方根との積で除算することによって、前記回路の遅延ばらつき値を算出する請求項７に記載の解析装置。
9. 前記統計的遅延解析部は、前記遅延時間分布を用いて、前記複数段の回路を複数有する回路の遅延ばらつき値を算出するために、統計的静的タイミング解析を行うタイミングチェック部と、をさらに有する請求項７又は８に記載の解析装置。
10. 複数段の回路の遅延時間分布を解析する解析装置であって、
    前記複数段の回路に含まれる各段の回路を伝播する信号の最大偏差遅延時間と、前記複数段の回路に含まれる各段の回路の基本遅延時間とを算出する遅延時間算出部と、
    前記複数段の回路の基本遅延時間の総和を算出する複数段遅延時間算出部と、
    前記複数段の回路に含まれる各段の回路の基本遅延時間の平均値を算出し、前記複数段の回路の基本遅延時間の総和を前記平均値で除算して前記段数を求める段数算出部と、
    前記複数段の回路に含まれる各段の回路の最大偏差遅延時間と前記複数段の回路に含まれる各段の回路の基本遅延時間との差分についての前記求められた段数分の二乗平均を用いて、前記複数段の回路の遅延ばらつき値を算出する遅延ばらつき算出部と、
    前記算出された遅延ばらつき値を用いて、前記複数段の回路の遅延時間分布を正規分布として生成する統計的遅延解析部と、
    を有することを特徴とする解析装置。
11. 前記遅延ばらつき算出部は、前記複数段の回路の最大偏差遅延時間と前記複数段の回路の基本遅延時間との差分を、前記複数段の回路の基本遅延時間と段数の平方根との積で除算することによって、前記複数段の回路の遅延ばらつき値を算出する請求項１０に記載の解析装置。
12. 前記統計的遅延解析部は、前記遅延時間分布を用いて、前記複数段の回路を複数有する回路の遅延ばらつき値を算出するために、統計的静的タイミング解析を行うタイミングチェック部と、をさらに有する請求項１０又は１１に記載の解析装置。

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