WO2012137652A1 - Ｆｐｇａ設計支援システムおよびｆｐｇａ設計支援方法ならびにｆｐｇａ設計支援プログラム - Google Patents

Ｆｐｇａ設計支援システムおよびｆｐｇａ設計支援方法ならびにｆｐｇａ設計支援プログラム Download PDF

Info

Publication number
WO2012137652A1
WO2012137652A1 PCT/JP2012/058214 JP2012058214W WO2012137652A1 WO 2012137652 A1 WO2012137652 A1 WO 2012137652A1 JP 2012058214 W JP2012058214 W JP 2012058214W WO 2012137652 A1 WO2012137652 A1 WO 2012137652A1
Authority
WO
WIPO (PCT)
Prior art keywords
tmr
circuit
fpga
soft error
error rate
Prior art date
Application number
PCT/JP2012/058214
Other languages
English (en)
French (fr)
Inventor
健一 新保
鳥羽　忠信
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Publication of WO2012137652A1 publication Critical patent/WO2012137652A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]

Definitions

  • the present invention relates to a semiconductor integrated circuit design technique, and more particularly, to an FPGA design support system, an FPGA design support method, and an FPGA design support program that support a design that improves resistance against soft errors in an FPGA (Field-Programmable Gate Array). It is related to effective technology.
  • a programmable logic device typified by an FPGA stores configuration information of a logic circuit designed by a user (hereinafter sometimes referred to as “user circuit”) in a configuration memory (hereinafter referred to as “CRAM (Configuration RAM)”). May be described).
  • Soft errors in FPGA can be roughly divided into two phenomena. One is a phenomenon that causes malfunction due to inversion of data held in the internal memory or flip-flop due to the influence of radiation. The other is a phenomenon in which, in the CRAM, data is inverted due to the influence of radiation particularly in a bit in which circuit information is stored, thereby destroying the circuit configuration itself and causing malfunction (for example, Patent Document 1 ( (See JP 2005-505827 A).
  • the second mathematical expression is derived by substituting the relationship of the soft error rate dependency on the information storage node voltage in the same information storage node area Sc into the first mathematical expression from the measurement result.
  • the soft error rate can be calculated by substituting the information storage node area and the information storage node voltage of the storage circuit or information holding circuit to be obtained into the second equation.
  • Patent Document 3 a step of registering a soft error rate of each cell in a cell library in which a plurality of cells used for designing a semiconductor device are registered; The step of counting the number of each cell included in the target semiconductor device and the product of the number and the soft error rate for each cell are obtained, and the product is added to all the cells to obtain the soft error rate of the semiconductor device.
  • TMR Triple Modular Redundancy
  • Xilinx an FPGA vendor, provides a tool for automatically converting a circuit designed by a user into TMR as an additional function of a dedicated design application (see Non-Patent Document 1).
  • TMR is applied as a countermeasure against soft errors in FPGA, the soft error rate is reduced, but the circuit scale and power consumption increase. Therefore, the designer needs to determine the optimum TMR application range in the circuit configuration by these trade-off designs.
  • an object of the present invention is to estimate a soft error rate when it is assumed that TMR is applied to a designed user circuit at the design stage of the FPGA. Also, an object of the user circuit designed by applying TMR is as follows. To provide an FPGA design support system, an FPGA design support method, and an FPGA design support program capable of calculating a soft error rate.
  • An FPGA design support system is an FPGA design support system that calculates a soft error rate when TMR is applied to a user circuit designed by FPGA, and has the following features: It is.
  • the FPGA design support system calculates a TMR effect information database that holds information including a soft error rate reduction rate when TMR is applied for each type of FPGA, and a soft error rate of the entire CRAM included in the FPGA.
  • a CRAM_SER calculation unit, an FPGA resource usage rate calculation unit that calculates the usage rate of the FPGA resource of each circuit block in the user circuit, the soft error rate of the entire CRAM calculated by the CRAM_SER calculation unit, and the FPGA A circuit block SER calculation unit that calculates a soft error rate for each circuit block of the user circuit based on information including the resource usage rate of the FPGA of each circuit block in the user circuit calculated by the resource usage rate calculation unit And have.
  • the soft error rate calculated by the circuit block SER calculation unit TMR for calculating the soft error rate of the TMR block based on information obtained from the TMR effect information database and including information on a soft error rate reduction rate when TMR is applied to the user circuit designed by the FPGA
  • the soft error rate of each circuit block in the user circuit calculated by the circuit block SER calculation unit and the soft error rate of each TMR block calculated by the TMR block SER calculation unit Said you It is characterized in that it has a SER calculation unit for calculating a soft error rate of the entire circuit.
  • the present invention can also be applied to an FPGA design support method for calculating a soft error rate when TMR is applied to a user circuit designed with an FPGA, and a program for causing a computer to function as an FPGA design support system.
  • the soft error rate of the designed user circuit can be calculated. Further, by focusing on the feature that the soft error rate changes depending on the granularity of the TMR circuit (the size of the unit circuit to be TMR), it is possible to appropriately estimate the soft error rate when TMR is applied. . As a result, since the effect of reducing the soft error rate when TMR is applied can be appropriately estimated, it is possible to design the optimum tolerance against the soft error of the FPGA.
  • (A), (b) is the figure shown about the example of the screen displayed via the input-output part in Embodiment 1 of this invention. It is the flowchart shown about the example of the flow of a process which determines the TMR conditions required in order to implement
  • FIG. 1 is a diagram showing an outline of a configuration example of an FPGA design support system according to the first embodiment of the present invention.
  • the FPGA design support system 1 includes, for example, a general server and an information processing device such as a PC (Personal Computer), and each unit such as a SER calculation unit 10, an input / output unit 20, and an execution control unit 30 implemented by software.
  • a general server and an information processing device such as a PC (Personal Computer), and each unit such as a SER calculation unit 10, an input / output unit 20, and an execution control unit 30 implemented by software.
  • circuit information can be exchanged with the circuit configuration design tool 2 operating on the same or another information processing apparatus.
  • This circuit configuration design tool 2 is a design environment generally provided by, for example, an FPGA manufacturer or a third party. For example, design input / correction, logic synthesis, placement and routing in a language such as HDL (Hardware Description Language)
  • HDL Hardware Description Language
  • This is a known tool that has various functions such as various verifications by simulation and outputs circuit information about a circuit designed by a user using an FPGA. For example, it is more desirable to have a function of automatically converting a designated part to a user circuit into a TMR and outputting circuit information like a design tool provided by the above-mentioned Xilinx.
  • the circuit information refers to design information after placement and routing is completed in a normal FPGA design process, and is used within the FPGA, such as the model number of the FPGA for programming the user circuit, the hierarchical structure of the circuit block, and the like.
  • a circuit block represents a unit of a logic circuit that realizes an arbitrary function designed by a user.
  • the circuit block includes a lower circuit block. In this case, the circuit block has a hierarchical structure.
  • the FPGA resource includes information on logic resources, memory resources, and wiring resources.
  • the logical resource refers to a flip-flop, a look-up table, an arithmetic unit, or the like arranged in a logical block inside the FPGA.
  • the wiring resource indicates a wiring used for logical block connection and clock distribution, a switch matrix for connecting the wirings, and the like.
  • the memory resource indicates an internal memory composed of RAM (Random Access Memory) or the like.
  • the SER calculation unit 10 calculates the soft error rate for the entire target circuit by calculating and adding the soft error rate for each circuit block in the user circuit for the target FPGA, and specifies Based on the TMR condition, the soft error rate when the user circuit is converted to TMR is calculated.
  • the TMR condition is information for calculating the soft error rate when the application of TMR is assumed to be applied to the user circuit in the FPGA design support system 1.
  • the TMR condition is a circuit block (hereinafter, referred to as TMR application).
  • TMR application information specifying the TMR block (which may be described as “TMR block”) and information regarding the TMR granularity (the size of the unit circuit to be TMR (fineness)) described later are included.
  • TMR block information specifying the TMR block
  • TMR granularity the size of the unit circuit to be TMR (fineness)) described later are included.
  • a plurality of TMR blocks may be specified.
  • the TMR condition is input to the SER calculation unit 10 via the input / output unit 20 by, for example, a user or an execution control unit 30 described later.
  • the SER calculation unit 10 includes, for example, each unit such as a circuit block SER calculation unit 11 and a TMR block SER calculation unit 14, an FPGA information database (DB) 15 that holds basic information of the target FPGA device, and a circuit block SER calculation unit 11 and data such as a circuit SER calculation result database (DB) 16 that holds information related to the soft error rate calculated by the TMR block SER calculation unit 14.
  • each unit such as a circuit block SER calculation unit 11 and a TMR block SER calculation unit 14, an FPGA information database (DB) 15 that holds basic information of the target FPGA device, and a circuit block SER calculation unit 11 and data such as a circuit SER calculation result database (DB) 16 that holds information related to the soft error rate calculated by the TMR block SER calculation unit 14.
  • DB circuit SER calculation result database
  • the circuit block SER calculation unit 11 calculates (estimates) a soft error rate for each circuit block in the user circuit designed in the target FPGA, and calculates a circuit SER calculation for each circuit information and each circuit block in the calculation result. Record in result DB16.
  • the circuit block SER calculation unit 11 further calculates, for example, information necessary for calculating the soft error rate for each circuit block based on the contents of the FPGA information DB 15.
  • the FPGA information DB 15 holds basic information of devices necessary for calculating the soft error rate of the target FPGA device.
  • This basic information includes, for example, information for identifying the type of FPGA such as the manufacturer and model number of the target FPGA, the number of resources built in the FPGA, the capacity of the internal memory and the CRAM, and the per unit bit of the internal memory and the CRAM. Items such as the soft error rate (SER), the actual usage rate of the CRAM, and the CRAM dependency rate for each resource are included.
  • SER soft error rate
  • These pieces of information are prepared in advance by, for example, extracting from FPGA circuit information acquired from the circuit configuration design tool 2 or by directly setting and registering values by the user.
  • the soft error rate SER REF per unit bit of CRAM may vary depending on the FPGA manufacturing technology, the FPGA manufacturer series, and the like. Therefore, for example, it is assumed that the user registers and uses a value published by the FPGA manufacturer according to the model number of the target FPGA, an actual value obtained by a soft error acceleration test, or the like.
  • the actual usage rate k of the CRAM is a value indicating a ratio of the capacity of the CRAM that is actually used when circuit information is written to the total capacity of the CRAM in the FPGA, and a value in a range of 0 ⁇ k ⁇ 1. Used.
  • the CRAM_SER calculation unit 12 of the circuit block SER calculation unit 11 determines the CRAM in the target FPGA based on information such as the capacity of the CRAM acquired from the FPGA information DB 15, the soft error rate per unit bit of the CRAM, and the actual usage rate of the CRAM. Calculate the overall soft error rate. The calculation result is transferred to the circuit block SER calculation unit 11.
  • the FPGA resource usage rate calculation unit 13 calculates the target based on information such as the circuit information of the user circuit by the FPGA acquired from the circuit configuration design tool 2 and the number of resources built in the target FPGA acquired from the FPGA information DB 15. The usage rate of the FPGA resource of each circuit block in the user design circuit is calculated. The calculation result is transferred to the circuit block SER calculation unit 11.
  • the circuit block SER calculation unit 11 includes circuit information of the user circuit by the FPGA acquired from the circuit configuration design tool 2, the soft error rate of the entire CRAM calculated by the CRAM_SER calculation unit 12, and each of the calculation by the FPGA resource usage rate calculation unit 13.
  • a soft error rate for each circuit block is calculated based on information such as the usage rate of the FPGA resource of the circuit block and the CRAM dependency rate for each resource acquired from the FPGA information DB 15. Further, for a circuit block including an internal memory, by adding a value obtained by multiplying the internal memory capacity acquired from the FPGA information DB 15 and the soft error rate per unit bit of the internal memory, a soft error for each circuit block is added. Calculate the rate.
  • Information on the calculated soft error rate for each circuit block is recorded in the circuit SER calculation result DB 16.
  • the circuit block SER calculation unit 11 may calculate the soft error rate for each circuit block for all blocks in each layer having a hierarchical structure. Alternatively, the soft error rate may be calculated only for the circuit block of the lowest layer, and the soft error rate of the circuit block of the upper layer may be obtained as the sum of the soft error rates of the circuit blocks of the lower layer included therein.
  • the circuit block SER calculation unit 11 calculates a soft error rate in a state in which TMR conversion is not taken into consideration (application of TMR is not assumed) for each circuit block of the user circuit. Therefore, when the user circuit already has a circuit block converted to TMR, the soft error rate is calculated for the unit circuit before conversion to TMR. As a result, it is possible to grasp how much the effect of reducing the soft error rate by TMR is also in this portion.
  • the TMR block SER calculation unit 14 of the SER calculation unit 10 determines the TMR block based on the TMR condition input to the SER calculation unit 10 via the input / output unit 20 and applies the TMR block soft error rate (TMR). Soft error rate).
  • TMR TMR block soft error rate
  • DB TMR effect information database 17 that holds information on the reduction rate of the soft error rate by TMR conversion for each type of FPGA is provided.
  • the calculation result of the soft error rate is recorded by adding / updating to the record of the corresponding circuit block in the circuit SER calculation result DB 16.
  • a TMR granularity G TMR which will be described later, is calculated based on the input TMR condition and circuit information held in the FPGA information DB 15.
  • Information on the rate D TMR is acquired from the TMR effect information DB 17.
  • the SER calculation unit 10 refers to the circuit SER calculation result DB 16 and performs a soft error on each circuit block (TMR block and other non-TMR blocks) calculated by the circuit block SER calculation unit 11 and the TMR block SER calculation unit 14. By adding the rates, the soft error rate of the entire user circuit is calculated.
  • the calculation result is edited and shaped into a predetermined format, and then output to the user in the form of a GUI (Graphical User Interface) or a data file via the input / output unit 20.
  • GUI Graphic User Interface
  • the input / output unit 20 performs input / output processing with respect to the FPGA design support system 1, for example, an interface that exchanges data in cooperation with other systems, tools, and the like, and receives various operations and inputs by the user, and processing results Has a user interface or the like.
  • the input device to the input / output unit 20 may be of any device type such as a keyboard or a touch panel used in a general computer. Data output from other systems and tools including the circuit configuration design tool 2 may be directly input via a network or the like without using an input device.
  • the output destination of data may be any type, such as a display device such as a display used in a general computer, other systems and tools including the circuit configuration design tool 2, and data files on various recording media. Absent.
  • the input / output unit 20 may have a Web server program (not shown), and a user may access for input / output from a client terminal (not shown) via a Web browser or the like.
  • the execution control unit 30 controls execution of processing in the SER calculation unit 10 and the input / output unit 20.
  • a TMR condition that designates a series of processes in which circuit information is input from the circuit configuration design tool 2 via the input / output unit 20
  • a TMR condition is specified, and a soft error rate is calculated by the SER calculation unit 10. It is also possible to search for an optimal TMR condition by appropriately changing the above and performing control so that it is repeatedly executed.
  • the division and assignment of functions according to the configuration of each unit described above is merely an example, and it is a matter of course that the function sharing by other configurations may be adopted by design as long as the functions of each unit can be realized as a whole. Is possible.
  • the CRAM_SER calculator 12 and the FPGA resource usage rate calculator 13 are included in the circuit block SER calculator 11, and the circuit block SER calculator 11 is included in the SER calculator 10.
  • the TMR block SER calculation unit 14 is included in the configuration, but such inclusion / hierarchical relationships are not essential.
  • Each of these units may be configured as separate elements independent of other units.
  • control lines and information lines made up of arrows in the figure indicate what is considered necessary for explanation, and not all control lines and information lines are necessarily provided on an actual system. Actually, it may be considered that almost all the components are connected to each other.
  • FIG. 2 is a diagram showing a data configuration of the TMR effect information DB 17 and an example of specific data.
  • the TMR effect information DB 17 is a database that holds information on the soft error rate reduction rate by TMR conversion for each type of FPGA. For example, each of the manufacturer, model number, process, SER reduction rate D TMR , TMR granularity characteristics, etc. Have items.
  • the manufacturer, model number, and process items hold information for identifying the type of the target FPGA, and the type of the target FPGA (in the TMR effect information DB 17 is determined by the content of the basic information of the FPGA held in the FPGA information DB 15. The items are not limited to these as long as they can identify the corresponding record.
  • the item of the SER reduction rate D TMR holds information indicating the ratio of the soft error rate of the target circuit block before and after the TMR conversion (0 ⁇ D TMR ⁇ 1).
  • the item of TMR particle size characteristics holds information indicating the characteristics of the SER reduction rate that changes depending on the TMR particle size, as will be described later.
  • This TMR granularity characteristic is shown, for example, by a graph as shown in FIG. 3 to be described later, and can be held in the form of a function that approximates this, or a table that includes the SER reduction rate for each TMR granularity.
  • the TMR granularity indicates the size of a unit circuit to which TMR is applied in the TMR block, and the size (resource amount) S REF of the entire target circuit (TMR block) before being converted to TMR.
  • FIG. 3 is a diagram illustrating an example of a change in the SER reduction rate depending on the TMR granularity.
  • the horizontal axis of the graph is the TMR particle size G TMR
  • the vertical axis is the SER reduction rate D TMR_grain .
  • This SER reduction rate D TMR_grain is the soft error rate of the target circuit block (TMR block) before the TMR conversion and the soft error rate when the circuit of the size determined by the TMR granularity is converted to the TMR as a unit circuit.
  • Information indicating the ratio is the soft error rate of the target circuit block (TMR block) before the TMR conversion and the soft error rate when the circuit of the size determined by the TMR granularity is converted to the TMR as a unit circuit.
  • this value is obtained based on an actual measurement value obtained by a soft error acceleration test for each TMR granularity, for example.
  • a calculated value may be used for conditions where there is no actual measurement value.
  • D TMR_grain is reduced.
  • the soft error rate in the FPGA depends on the used capacity of the CRAM, and the target circuit block is divided into smaller parts and each is used as a unit circuit to be used as a unit circuit. This shows that the CRAM capacity can be reduced, and as a result, the soft error rate can be further reduced.
  • a unit circuit is set in units of each circuit block in the hierarchical structure of circuit blocks and is converted into a TMR.
  • the circuit block as the unit circuit is specified by designating the depth L (0 to N) of the hierarchy from the TMR block.
  • the TMR granularity G TMR can be calculated by the above equation (1).
  • the TMR block specified by the TMR condition is converted to TMR as a unit circuit as it is.
  • FIG. 4 is a diagram illustrating an example of the difference between the circuit configuration and the TMR granularity G TMR when the layer depth L is changed to TMR.
  • a user circuit composed of a circuit block A (parent block) is shown, and the circuit block A is composed of circuit blocks B, C, and D (child blocks). It is assumed that the circuit size S REF of the circuit block A is 100, for example.
  • An example of a circuit configuration in the case of the configuration is shown.
  • (A) In the case of L 0, the circuit block A, which is a TMR block, is converted into TMR as a unit circuit, so that the circuit block A is converted into TMR as circuit blocks A, A ′, A ′′.
  • the TMR granularity G TMR is 1.0 from the above equation (1).
  • the SER reduction rate D TMR case for example, may be obtained directly from the column of SER reduction rate D TMR of the TMR effect information DB17 shown in FIG. 2, TMR particle size the characteristics of the SER reduction rate shown in FIG. 3 G TMR is may be acquired as SER reduction rate D TMR_grain when the 1.0 (a 0.7 in the example of FIG. 3).
  • circuit blocks B, C, and D are converted to TMRs as unit circuits in order to convert the circuit blocks in the hierarchy one level lower as unit circuits. That is, the circuit block B is converted into TMR as circuit blocks B, B ′, B ′′, the circuit block C is converted into circuit blocks C, C ′, C ′′, and the circuit block D is converted into circuit blocks D, D ′, D ′′.
  • the sizes of the circuit blocks B, C, and D may be different from each other, that is, the TMR granularity G TMR is obtained for each of the circuit blocks B, C, and D by the above equation (1). In this case, each value becomes different.
  • each circuit block of the target hierarchy (in the example of FIG. 4)
  • Various methods such as taking an average value of the sizes of the circuit blocks B, C, and D) can be appropriately employed.
  • the size of each circuit block of the target layer is the largest with reference to S GRAIN and the TMR granularity G TMR is calculated by the above-described equation (1).
  • the TMR granularity G TMR is calculated with the size of the circuit block C as S GRAIN .
  • the smaller the TMR granularity G TMR (the smaller the unit circuit size), the smaller the SER reduction rate D TMR_grain , that is, the greater the effect of reducing the soft error rate. Therefore, calculating the TMR granularity G TMR based on the circuit block having the largest size means that the SER reduction rate D TMR_grain is estimated to be large, that is, the soft error rate reduction effect is estimated on the safe side.
  • the circuit block as a unit circuit for TMR conversion is specified, and the TMR granularity is specified.
  • the G TMR is calculated, but if possible, the value of the TMR granularity G TMR may be directly specified.
  • FIG. 5 is a flowchart showing an example of the flow of the calculation process of the soft error rate in the FPGA design support system 1 of the present embodiment.
  • circuit information is input for a user circuit designed with an FPGA for which a soft error rate is to be calculated (S01).
  • the circuit information is input through, for example, the input / output unit 20, and the circuit information output from the circuit configuration design tool 2 is input manually by the user or automatically read by control of the execution control unit 30 or the like.
  • TMR conditions are designated (S02).
  • a circuit block (TMR block) assuming application of TMR and information related to the granularity of TMR are designated.
  • the TMR granularity G TMR indicates the size of the unit circuit to be converted to TMR.
  • the layer depth L (0 to N) of the circuit block as the unit circuit from the TMR block is used. It is assumed that the TMR granularity is calculated internally by specifying. Note that the number of TMR blocks is not limited to one, and a plurality of TMR blocks may be specified, or may not be specified when TMR conversion is not considered.
  • the designation of the TMR condition is performed, for example, via the input / output unit 20, and can be input manually by the user or by reading a file in which the TMR condition is recorded.
  • a file in which the TMR condition is recorded may be automatically read under the control of the execution control unit 30.
  • the soft error rate of the CRAM in the target FPGA is calculated (S03).
  • the capacity C CRAM of the FPGA CRAM, the soft error rate SER REF per unit bit of the CRAM, and the CRAM is multiplied to calculate the soft error rate SER CRAM of the entire CRAM .
  • the usage rate of the FPGA resource for each circuit block in the target user circuit is calculated (S04).
  • the internal resources of the FPGA As a ratio of the number and the resource usage number in each circuit block acquired from the circuit information, the FPGA resource usage rate (logical resource usage rate Un, wiring resource usage rate Wn, memory resource usage rate Mn) in each circuit block n calculate.
  • the soft error rate for each circuit block in the target user circuit is calculated (S05).
  • FPGA resource usage rate (logical resource usage rate Un, wiring resource usage rate Wn, memory resource usage rate Mn), capacity of internal memory and soft error rate per unit bit of internal memory acquired from FPGA information DB 15, and CRAM of resource
  • a soft error rate for each circuit block is calculated based on information such as dependency rate (logical resource dependency rate ⁇ u, wiring resource dependency rate ⁇ w, memory resource dependency rate ⁇ m).
  • the FPGA resource usage rate and the CRAM usage capacity are in a proportional relationship, and the usage rate (Un, Wn, Mn) of each resource of logic / wiring / memory depends on the corresponding CRAM.
  • the circuit block soft error rate is calculated by multiplying the rate ( ⁇ u, ⁇ w, ⁇ m) by the soft error rate SER CRAM of the entire CRAM and summing up each resource. Furthermore, for a circuit block including an internal memory, the soft error rate of the internal memory obtained by multiplying the internal memory capacity and the soft error rate per unit bit of the internal memory is added, so that the software for each circuit block is added. Calculate the error rate.
  • the soft error rate of the TMR block designated by the TMR condition is calculated (S06).
  • the TMR block SER calculation unit 14 applies the TMR with the soft error rate calculated in step S05 and the specified TMR granularity G TMR acquired from the TMR effect information DB 17.
  • the soft error rate of the TMR block is calculated by multiplying the SER reduction rate D TMR_grain .
  • the soft error rate in the entire target user circuit is calculated (S07).
  • the soft error rate of the entire user circuit is calculated by adding the block soft error rate.
  • FIG. 6 is a diagram showing an example of a screen displayed by the FPGA design support system 1 via the input / output unit 20.
  • Table 22 shows the soft error rate (“SER” column) for each circuit block calculated by the series of processes shown in FIG. 5 and the soft error rate (“ The information of the reduced SER "column) is displayed in accordance with the hierarchical structure.
  • the user may be able to specify TMR conditions via this user interface.
  • TMR TMR granularity G TMR.
  • depth L of the hierarchy from the TMR block of the circuit block to be specified can be specified ("depth" column). Similar designation may be performed via another condition designation window 25 as shown in FIG. 6B, for example.
  • the user looks at the calculation result of the soft error rate displayed on the screen as shown in FIG. 6 and determines whether the specified TMR condition is good or bad. For example, when the soft error rate satisfies the predetermined condition for the entire user circuit, the designated TMR condition is determined as a necessary design condition. If the predetermined condition is not satisfied, the soft error rate can be calculated again after designating a new TMR condition from the screen.
  • the calculation result of the soft error rate may be output in the form of a data file or the like instead of or in addition to the output on the screen as shown in FIG.
  • the designation of the TMR conditions may be input by reading the file in which the TMR conditions are recorded, instead of being manually input from the screen as shown in FIG.
  • the usage rate of the FPGA resource and the FPGA By using the soft error rate information of the installed CRAM, the soft error rate of the entire user circuit is simply calculated, and further, the design is made using the information on the SER reduction rate by TMR obtained by actual measurement. It is possible to provide a means for estimating a soft error rate when TMR is applied to a user circuit.
  • the soft error rate when the TMR is applied to the designed user circuit can be appropriately estimated. Optimal tolerance design against soft errors is possible.
  • the example of the FPGA design support system according to the second embodiment of the present invention is necessary for the user circuit based on the FPGA to realize a predetermined soft error rate based on the FPGA design support system 1 according to the first embodiment.
  • An analysis method capable of determining the TMR condition is realized.
  • FIG. 7 is a flowchart showing an example of a flow of processing for determining a TMR condition necessary for realizing a predetermined soft error rate in the FPGA design support system 1 of the present embodiment.
  • the CRAM soft error rate in the target FPGA is calculated (S12). This process is the same as step S03 in FIG. 5 in the first embodiment described above.
  • the usage rate of the FPGA resource for each circuit block in the target user circuit is calculated (S13). This process is the same as step S04 in FIG. 5 in the first embodiment described above.
  • the soft error rate for each circuit block in the target user circuit is calculated (S14). This process is the same as step S05 in FIG. 5 in the first embodiment described above.
  • the soft error rate in the entire target user circuit is calculated (S15).
  • the SER calculation unit 10 adds the soft error rates for each circuit block calculated in step S14 without considering TMR, and calculates the soft error rate for the entire user circuit.
  • the execution control unit 30 makes this determination, and the soft error rate is lower than the target value specified in advance by the user via the input / output unit 20 (the condition is satisfied), the TMR Since the calculation is unnecessary, the calculation result of the soft error rate of each circuit block is output on the screen shown in FIG.
  • a TMR condition is designated in order to consider TMR (S17).
  • This process is the same as step S02 of FIG. 5 in the first embodiment described above.
  • the soft error rate of the TMR block designated by the TMR condition is calculated (S18).
  • the process here is the same as step S06 of FIG. 5 in the first embodiment described above.
  • the soft error rate in the entire target user circuit is calculated (S19). The process here is the same as step S07 in FIG. 5 in the first embodiment described above.
  • step S19 it is determined whether or not the soft error rate in the entire user circuit considering the TMR calculation calculated in step S19 is smaller than a predetermined target value (S20).
  • this determination is performed by the execution control unit 30 as in step S16, and the soft error rate is lower than the target value designated by the user in advance via the input / output unit 20 (the condition is satisfied). ),
  • the TMR condition designated in step S17 is determined as a necessary design condition, and the process is terminated.
  • step S20 if the soft error rate in the entire user circuit is greater than or equal to the predetermined target value in step S20 (the condition is not satisfied), the process returns to step S17 to re-specify the TMR condition, Steps S17 to S20 are repeated until the soft error rate falls below a predetermined target value (conditions are met).
  • the TMR condition designation and the soft error rate recalculation process are repeated until the soft error rate in the entire user circuit calculated by the SER calculation unit 10 satisfies the condition as described above.
  • the TMR condition that satisfies the following condition can be determined. It is also possible to automatically search for a TMR condition that satisfies the condition of the soft error rate by executing the above series of processes under the control of, for example, the execution control unit 30.
  • TMR condition in step S17 (re-designation). For example, when the TMR condition is first specified in step S17, the soft error rate is specified. It is also possible to specify a TMR condition that maximizes the reduction effect. That is, in the TMR condition, the entire user circuit is specified as the TMR block, the maximum value is specified for the depth L of the hierarchy that specifies the unit circuit for TMR conversion, and the circuit block in the deepest hierarchy is used as the unit circuit. . If the soft error rate in the entire user circuit at this time is equal to or higher than the predetermined target value in step S20 (the condition is not satisfied), the soft error rate is specified regardless of any other TMR conditions. It can be seen that does not fall below the predetermined target value. Therefore, it can be determined at an early stage that the search for the subsequent TMR condition is unnecessary.
  • TMR is applied as a countermeasure against soft errors in FPGA
  • the soft error rate is reduced, but the overhead such as circuit scale and power consumption increases. Therefore, the designer needs to determine the optimum TMR condition in the circuit configuration by these trade-off designs.
  • the TMR condition information obtained as a condition satisfying the soft error rate by the series of processes of FIG. 7 is fed back to the circuit configuration design tool 2 via the input / output unit 20, and the circuit configuration design tool 2 uses the TMR.
  • the circuit information in the converted state is generated again, and the increase in overhead is verified. Thereby, it is possible to determine the TMR condition in which both the reduction rate of the soft error rate and the increase in overhead satisfy the predetermined condition.
  • a series of processes in FIG. 7 are repeatedly executed under the control of the execution control unit 30 to acquire all TMR conditions that satisfy the soft error rate condition.
  • Each acquired TMR condition is fed back to the circuit configuration design tool 2 via the input / output unit 20, and circuit information in a state of being converted to TMR by the circuit configuration design tool 2 is generated.
  • TMR that provides an optimal balance in consideration of trade-offs by giving a predetermined weight to each of the reduction effect of the soft error rate and the increase in overhead and quantifying the overall effect It is also possible to determine the conditions.
  • the soft error rate when the TMR is applied to the user circuit is appropriately set in advance in the FPGA design stage. Since it can be estimated, the TMR condition necessary for improving the soft error resistance of the user circuit to the target level can be easily determined. Thereby, a trade-off design with an increase in overhead associated with TMR can be easily performed.
  • Information such as programs, tables, and files for realizing the above-described functions is stored in a recording device such as a memory, a hard disk, an SSD (Solid State Drive), or a recording medium such as an IC card, an SD card, or a DVD. be able to.
  • the FPGA design support system 1 is constructed on an information processing apparatus, and each of the above-described configurations, functions, and the like is software by the processor interpreting and executing a program that realizes each function.
  • this is not a limitation.
  • each of the above-described configurations, functions, processing units, processing means, and the like may be realized by hardware by designing a part or all of them with, for example, an integrated circuit.
  • a soft error generated by the influence of environmental radiation on the ground is used as a target semiconductor integrated circuit that supports design by appropriately estimating or calculating a soft error rate when TMR is applied.
  • This is intended for FPGAs where the effects of expansion are considered to be problems.
  • even other programmable logic devices have the same or similar configuration and mechanism as the FPGA, and the influence of the soft error rate increases due to, for example, further progress in capacity increase, and this is appropriately estimated.
  • the present invention can be used for an FPGA design support system, an FPGA design support method, and an FPGA design support program that support a design for improving resistance to soft errors in an FPGA.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

　ＦＰＧＡの設計段階で、ユーザ回路にＴＭＲを適用したときのＳＥＲを見積もることができるＦＰＧＡ設計支援システムである。ＴＭＲを適用した場合のＳＥＲ低減率を含む情報を保持するＴＭＲ効果情報ＤＢと、ＦＰＧＡが有するＣＲＡＭ全体のＳＥＲを計算するＣＲＡＭ＿ＳＥＲ計算部と、各回路ブロックのＦＰＧＡリソースの使用率を計算するＦＰＧＡリソース使用率計算部と、ＣＲＡＭ全体のＳＥＲおよび各回路ブロックのＦＰＧＡリソースの使用率に基づいて、回路ブロック単位のＳＥＲを計算する回路ブロックＳＥＲ計算部と、ＴＭＲブロックについてＳＥＲおよびＴＭＲを適用した場合のＳＥＲの低減率に基づいてＴＭＲブロックのＳＥＲを計算するＴＭＲブロックＳＥＲ計算部と、各回路ブロックのＳＥＲおよび各ＴＭＲブロックのＳＥＲに基づいてユーザ回路全体のＳＥＲを計算するＳＥＲ計算部とを有する。

Description

ＦＰＧＡ設計支援システムおよびＦＰＧＡ設計支援方法ならびにＦＰＧＡ設計支援プログラム
　本発明は、半導体集積回路の設計技術に関し、特に、ＦＰＧＡ（Field-Programmable Gate Array）においてソフトエラーに対する耐性向上を図る設計を支援するＦＰＧＡ設計支援システムおよびＦＰＧＡ設計支援方法ならびにＦＰＧＡ設計支援プログラムに適用して有効な技術に関するものである。
　半導体集積回路の微細化および高集積化に伴い、地上における環境放射線（アルファ線や中性子線など）の影響によって発生するソフトエラーの影響が拡大している。特に近年では、大容量化が進むＦＰＧＡ（Field-Programmable Gate Array）におけるソフトエラーが問題視されている。
　ＦＰＧＡを代表とするプログラマブルロジックデバイスは、ユーザが設計した論理回路（以下では“ユーザ回路”と記載する場合がある）の構成情報をデバイス内部のコンフィギュレーションメモリ（以下では“ＣＲＡＭ（Configuration RAM）”と記載する場合がある）に記憶する。ＦＰＧＡにおけるソフトエラーは大きく二つの現象に分けられる。ひとつは内部メモリやフリップフロップに保持されているデータが放射線の影響によって反転しまうことで誤作動を引き起こす現象である。もうひとつは、ＣＲＡＭにおいて、特に回路情報が記憶されたビットにおいて放射線の影響によってデータが反転してしまうことで、回路構成自体が破壊されて誤作動を引き起こす現象である（例えば、特許文献１（特表２００５－５０５８２７号公報）など参照）。
　このような背景の下、設計段階からＦＰＧＡのソフトエラー率（以下では“ＳＥＲ（Soft Error Rate）”と記載する場合がある）を見積もることが重要となってきているが、現在、設計段階でＦＰＧＡのソフトエラー率を見積もる手法は確立されていない。
　ＳＲＡＭ（Static Random Access Memory）のソフトエラー率を製品設計段階で見積もる技術としては、例えば、特開２００８－６６５９８号公報（特許文献２）に以下のようなソフトエラー率の計算手法が記載されている。すなわち、ＭＩＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）で構成される記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧Ｖｎをパラメータとして測定した測定結果を使用し、同一情報記憶ノード電圧Ｖｎにおけるソフトエラー率の情報記憶ノード面積依存性を表す第１の数式を導出する。そして、測定結果から同一情報記憶ノード面積Ｓｃにおけるソフトエラー率の情報記憶ノード電圧依存性の関係を第１の数式に代入して第２の数式を導出する。求めたい記憶回路又は情報保持回路の情報記憶ノード面積及び情報記憶ノード電圧を第２の数式に代入すれば、そのソフトエラー率を計算することができる。
　また、例えば、特開２００６－１３４９３８号公報（特許文献３）には、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、各セルのソフトエラー率を登録するステップと、被検証対象である半導体デバイスに含まれる各セルの個数をカウントするステップと、各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、半導体デバイスのソフトエラー率を検証するステップとを有し、ロジック回路を含むロジックデバイス全体についてソフトエラー率を高速・簡単に検証する手法が記載されている。
　一方、ＦＰＧＡにおけるソフトエラー対策として、論理回路を三重化し、出力の多数決を取ることで信頼性を向上させるＴＭＲ（Triple Modular Redundancy：三重化多数決回路）の技術が広く知られている。ＴＭＲは三重化された回路のうち、二つ以上の回路がエラーにならない限りシステムは正常動作を維持するため、ソフトエラー率を低減することができる。ＦＰＧＡベンダのザイリンクス社からは、専用の設計アプリケーションの付加機能として、ユーザが設計した回路を自動的にＴＭＲ化するツールが提供されている（非特許文献１参照）。
特表２００５－５０５８２７号公報 特開２００８－６６５９８号公報 特開２００６－１３４９３８号公報
　ＦＰＧＡにおけるソフトエラー対策としてむやみにＴＭＲを適用すると、ソフトエラー率は低減するものの、回路規模や消費電力が増大してしまう。そのため、設計者はこれらのトレードオフ設計により、回路構成における最適なＴＭＲの適用範囲を決定する必要がある。
　一方で、ＦＰＧＡでは、ＴＭＲを適用しても期待されるソフトエラーの低減効果が得られない場合がある。ＦＰＧＡでは前述したように回路情報をＣＲＡＭに記憶するが、ＣＲＡＭのプロセス微細化に伴い、放射線等の影響で一度に複数ビットが反転してしまうマルチセルアップセット（Multi-Cell Upset：ＭＣＵ）と呼ばれる現象がＣＲＡＭにおいても増加している。このＭＣＵによってＣＲＡＭ上に複数ビットの反転が発生してしまうと、ＭＣＵの発生確率でＴＭＲが破壊されることになるため、期待したＴＭＲの効果が低減してしまう。そのため、ＴＭＲ適用時のソフトエラー低減効果を正しく見積もれず、ＴＭＲ適用に伴うトレードオフ設計での課題となっていた。
　そこで本発明の目的は、ＦＰＧＡの設計段階で、設計されたユーザ回路にＴＭＲを適用したと仮定したときのソフトエラー率を見積もることができ、また、ＴＭＲを適用して設計されたユーザ回路のソフトエラー率を計算することができるＦＰＧＡ設計支援システムおよびＦＰＧＡ設計支援方法ならびにＦＰＧＡ設計支援プログラムを提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
　本発明の代表的な実施の形態によるＦＰＧＡ設計支援システムは、ＦＰＧＡで設計されたユーザ回路にＴＭＲを適用した場合のソフトエラー率を計算するＦＰＧＡ設計支援システムであって、以下の特徴を有するものである。
　すなわち、ＦＰＧＡ設計支援システムは、ＦＰＧＡの種別毎にＴＭＲを適用した場合のソフトエラー率の低減率を含む情報を保持するＴＭＲ効果情報データベースと、前記ＦＰＧＡが有するＣＲＡＭ全体のソフトエラー率を計算するＣＲＡＭ＿ＳＥＲ計算部と、前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率を計算するＦＰＧＡリソース使用率計算部と、前記ＣＲＡＭ＿ＳＥＲ計算部によって算出された前記ＣＲＡＭ全体のソフトエラー率、および前記ＦＰＧＡリソース使用率計算部によって算出された前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率を含む情報に基づいて、前記ユーザ回路の回路ブロック単位のソフトエラー率を計算する回路ブロックＳＥＲ計算部とを有する。
　さらに、前記ユーザ回路の回路ブロックのうちＴＭＲの適用を仮定するもしくは既にＴＭＲ化されている回路ブロックとしてＴＭＲ条件において指定されたＴＭＲブロックについて、前記回路ブロックＳＥＲ計算部によって算出されたソフトエラー率、および前記ＴＭＲ効果情報データベースから取得した、前記ＦＰＧＡで設計された前記ユーザ回路にＴＭＲを適用した場合のソフトエラー率の低減率を含む情報に基づいて、前記ＴＭＲブロックのソフトエラー率を計算するＴＭＲブロックＳＥＲ計算部と、前記回路ブロックＳＥＲ計算部によって計算された前記ユーザ回路における各回路ブロックのソフトエラー率、および前記ＴＭＲブロックＳＥＲ計算部によって計算された前記各ＴＭＲブロックのソフトエラー率に基づいて前記ユーザ回路全体のソフトエラー率を計算するＳＥＲ計算部とを有することを特徴とするものである。
　また、本発明は、ＦＰＧＡで設計されたユーザ回路にＴＭＲを適用した場合のソフトエラー率を計算するＦＰＧＡ設計支援方法、ならびにコンピュータをＦＰＧＡ設計支援システムとして機能させるプログラムにも適用することができる。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　本発明の代表的な実施の形態によれば、ＦＰＧＡの設計段階で、設計されたユーザ回路にＴＭＲを適用したと仮定したときのソフトエラー率を見積もることができ、また、ＴＭＲを適用して設計されたユーザ回路のソフトエラー率を計算することができる。また、ＴＭＲ化する回路の粒度（ＴＭＲ化する単位回路の大きさ）によってソフトエラー率が変化する特徴に着目することで、ＴＭＲを適用した場合のソフトエラー率を適切に見積もることが可能となる。これらにより、ＴＭＲを適用した場合のソフトエラー率の低減効果を適切に見積もることができるため、ＦＰＧＡのソフトエラーに対する最適な耐性設計が可能となる。
　また、サーバやルータ、ストレージ、制御システムなどの高信頼性機器に搭載されるＦＰＧＡの設計に適用することで、これらの機器の信頼性を向上させるとともに、設計コストおよび保守コストを下げる効果を得ることができる。
本発明の実施の形態１であるＦＰＧＡ設計支援システムの構成例の概要について示した図である。 本発明の実施の形態１におけるＴＭＲ効果情報ＤＢのデータ構成と具体的なデータの例を示した図である。 本発明の実施の形態１におけるＴＭＲの粒度によるＳＥＲ低減率の変化の例を示した図である。 （ａ）、（ｂ）は、本発明の実施の形態１における階層の深さを変えてＴＭＲ化したときの回路構成とＴＭＲ粒度の違いについて例を示した図である。 本発明の実施の形態１におけるソフトエラー率の計算処理の流れの例について示したフローチャートである。 （ａ）、（ｂ）は、本発明の実施の形態１における入出力部を介して表示する画面の例について示した図である。 本発明の実施の形態２における所定のソフトエラー率を実現するために必要となるＴＭＲ条件を決定する処理の流れの例について示したフローチャートである。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
　＜実施の形態１＞
　以下では、ＦＰＧＡで設計されたユーザ回路にＴＭＲを適用した場合のソフトエラー率（ＳＥＲ）を適切に見積もることを可能とするＦＰＧＡ設計支援システムの例について説明する。図１は、本発明の実施の形態１であるＦＰＧＡ設計支援システムの構成例の概要について示した図である。
　ＦＰＧＡ設計支援システム１は、例えば、一般的なサーバやＰＣ（Personal Computer）等の情報処理装置によって構成され、ソフトウェアによって実装されるＳＥＲ計算部１０、入出力部２０、実行制御部３０などの各部を有する。また、同一もしくは他の情報処理装置上で稼働する回路構成設計ツール２との間で回路情報の授受を行うことができる。
　この回路構成設計ツール２は、例えば、ＦＰＧＡメーカやサードパーティなどから一般的に提供される設計環境であり、例えば、ＨＤＬ（Hardware Description Language）などの言語によるデザイン入力・修正、論理合成、配置配線、シミュレーションによる各種検証などの機能を有し、ＦＰＧＡによってユーザが設計した回路についての回路情報を出力する公知のツールである。なお、例えば上述したザイリンクス社が提供する設計ツールのように、ユーザ回路に対して指定された部分を自動的にＴＭＲ化して回路情報を出力する機能を有していればより望ましい。
　ここで、回路情報とは、通常のＦＰＧＡ設計工程において配置配線が終了した後の設計情報のことを指し、当該ユーザ回路をプログラミングするＦＰＧＡの型番や、回路ブロックの階層構成、ＦＰＧＡの内部で使用されるフリップフロップ、配線、メモリなどのリソースの数と、それらの物理的な配置位置を示す情報が含まれている。また、回路ブロックとは、ユーザによって設計された任意の機能を実現する論理回路の単位を表す。回路ブロックはさらに下位の回路ブロックを含んで構成される場合があり、この場合は回路ブロックが階層構造を有することになる。
　また、ＦＰＧＡリソースには、論理リソースとメモリリソース、配線リソースの情報が含まれる。論理リソースとは、ＦＰＧＡ内部の論理ブロックに配置されているフリップフロップやルックアップテーブル、演算器などを指す。配線リソースは、論理ブロックの接続やクロックの分配に使用される配線や、配線間の接続を行うスイッチマトリクスなどを指す。メモリリソースはＲＡＭ（Random Access Memory）などからなる内部メモリを指す。
　ＦＰＧＡ設計支援システム１において、ＳＥＲ計算部１０は、対象のＦＰＧＡについてユーザ回路における回路ブロック毎にソフトエラー率を計算して合算することで、ユーザ回路全体でのソフトエラー率を計算するとともに、指定されたＴＭＲ条件に基づいてユーザ回路をＴＭＲ化した場合のソフトエラー率を計算する。
　ここで、ＴＭＲ条件とは、ＦＰＧＡ設計支援システム１においてユーザ回路へのＴＭＲの適用を仮定した場合のソフトエラー率を計算するための情報であり、例えば、ＴＭＲの適用を仮定する回路ブロック（以下では“ＴＭＲブロック”と記載する場合がある）を特定する情報や、後述するＴＭＲの粒度（ＴＭＲ化する単位回路の大きさ（細かさ））に係る情報が含まれる。ＴＭＲブロックは複数指定してもよい。また、ＴＭＲの適用を仮定する回路ブロックだけではなく、既にＴＭＲ化されている回路ブロックであってもよい。ＴＭＲ条件は、例えば、ユーザもしくは後述する実行制御部３０によって入出力部２０を介してＳＥＲ計算部１０に入力される。
　ＳＥＲ計算部１０は、例えば、回路ブロックＳＥＲ計算部１１、ＴＭＲブロックＳＥＲ計算部１４などの各部と、対象のＦＰＧＡデバイスの基本情報を保持するＦＰＧＡ情報データベース（ＤＢ）１５、および回路ブロックＳＥＲ計算部１１やＴＭＲブロックＳＥＲ計算部１４によって計算されたソフトエラー率に係る情報を保持する回路ＳＥＲ計算結果データベース（ＤＢ）１６などのデータを有する。
　回路ブロックＳＥＲ計算部１１は、対象のＦＰＧＡで設計されたユーザ回路における各回路ブロックについてのソフトエラー率を計算（見積もり）し、計算結果を回路情報毎およびその中の回路ブロック毎に回路ＳＥＲ計算結果ＤＢ１６に記録する。この回路ブロックＳＥＲ計算部１１は、さらに例えば、ＦＰＧＡ情報ＤＢ１５の内容に基づいて回路ブロック毎のソフトエラー率を計算するために必要な情報を計算する、ＣＲＡＭ＿ＳＥＲ計算部１２、ＦＰＧＡリソース使用率計算部１３などの各部によって構成される。
　ここで、ＦＰＧＡ情報ＤＢ１５は、対象のＦＰＧＡデバイスのソフトエラー率を計算するために必要なデバイスの基本情報を保持する。この基本情報には、例えば、対象のＦＰＧＡのメーカや型番などのＦＰＧＡの種別を特定する情報、ＦＰＧＡに内蔵されているリソース数、内部メモリおよびＣＲＡＭの容量、内部メモリおよびＣＲＡＭの単位ビット当たりのソフトエラー率（ＳＥＲ）、ＣＲＡＭの実使用率、リソース毎のＣＲＡＭ依存率などの項目が含まれる。これらの情報は、例えば、回路構成設計ツール２から取得したＦＰＧＡの回路情報から抽出したり、ユーザが直接値を設定・登録したりして予め用意しておく。
　例えば、ＣＲＡＭの単位ビット当たりのソフトエラー率ＳＥＲＲＥＦは、ＦＰＧＡの製造テクノロジやＦＰＧＡメーカのシリーズなどによって異なり得る。そのため、例えば、対象のＦＰＧＡの型番に合わせてＦＰＧＡメーカから公表されている値や、ソフトエラー加速試験等によって得られた実測値などをユーザが登録して使用するものとする。ＣＲＡＭの実使用率ｋは、ＦＰＧＡ内部のＣＲＡＭの総容量に対する、回路情報を書き込んだときに実際に使われるＣＲＡＭの容量の割合を示した値であり、０＜ｋ＜１の範囲の値が用いられる。
　回路ブロックＳＥＲ計算部１１のＣＲＡＭ＿ＳＥＲ計算部１２は、ＦＰＧＡ情報ＤＢ１５から取得したＣＲＡＭの容量、ＣＲＡＭの単位ビット当たりのソフトエラー率、ＣＲＡＭの実使用率などの情報に基づいて、対象のＦＰＧＡにおけるＣＲＡＭ全体のソフトエラー率を計算する。計算結果は、回路ブロックＳＥＲ計算部１１に受け渡す。
　ＦＰＧＡリソース使用率計算部１３は、回路構成設計ツール２から取得したＦＰＧＡによるユーザ回路の回路情報や、ＦＰＧＡ情報ＤＢ１５から取得した対象のＦＰＧＡに内蔵されているリソース数などの情報に基づいて、対象のユーザ設計回路における各回路ブロックのＦＰＧＡリソースの使用率を計算する。計算結果は、回路ブロックＳＥＲ計算部１１に受け渡す。
　回路ブロックＳＥＲ計算部１１は、回路構成設計ツール２から取得したＦＰＧＡによるユーザ回路の回路情報や、ＣＲＡＭ＿ＳＥＲ計算部１２によって算出したＣＲＡＭ全体のソフトエラー率、ＦＰＧＡリソース使用率計算部１３によって算出した各回路ブロックのＦＰＧＡリソースの使用率、およびＦＰＧＡ情報ＤＢ１５から取得したリソース毎のＣＲＡＭ依存率などの情報に基づいて、回路ブロック単位のソフトエラー率を計算する。さらに、内部メモリが含まれる回路ブロックについては、ＦＰＧＡ情報ＤＢ１５から取得した内部メモリ容量と、内部メモリの単位ビット当たりのソフトエラー率とを乗算した値を加算することで、回路ブロック単位のソフトエラー率を計算する。計算された回路ブロック単位のソフトエラー率の情報は、回路ＳＥＲ計算結果ＤＢ１６に記録する。
　なお、回路ブロックＳＥＲ計算部１１は、回路ブロック毎のソフトエラー率を、階層構造となっている各階層の全ブロックについてそれぞれ計算してもよい。もしくは、最下位層の回路ブロックについてのみソフトエラー率を計算し、上位の階層の回路ブロックのソフトエラー率は、これに含まれる下位階層の回路ブロックのソフトエラー率の和として求めてもよい。
　回路ブロックＳＥＲ計算部１１は、ユーザ回路の各回路ブロックに対してＴＭＲ化を考慮しない（ＴＭＲの適用を仮定しない）状態でのソフトエラー率を計算する。従って、ユーザ回路がすでにＴＭＲ化された回路ブロックを有している場合は、ＴＭＲ化する前の単位回路を対象としてソフトエラー率を計算するものとする。これにより、当該部分についてもＴＭＲ化によるソフトエラー率の低減効果がどれくらいであるかを把握することが可能となる。
　ＳＥＲ計算部１０のＴＭＲブロックＳＥＲ計算部１４は、入出力部２０を介してＳＥＲ計算部１０に入力されたＴＭＲ条件に基づいてＴＭＲブロックの判定を行い、ＴＭＲブロックのソフトエラー率（ＴＭＲを適用した場合のソフトエラー率）を計算する。そのためにＦＰＧＡの種別毎のＴＭＲ化によるソフトエラー率の低減率の情報を保持するＴＭＲ効果情報データベース（ＤＢ）１７を有する。ソフトエラー率の計算結果は回路ＳＥＲ計算結果ＤＢ１６の該当の回路ブロックのレコードに追加・更新するなどにより記録する。
　ＴＭＲブロックのソフトエラー率の計算に際しては、まず入力されたＴＭＲ条件とＦＰＧＡ情報ＤＢ１５に保持された回路情報に基づいて、後述するＴＭＲの粒度ＧＴＭＲを計算する。このＴＭＲ粒度ＧＴＭＲと、ＦＰＧＡ情報ＤＢ１５から取得した対象のＦＰＧＡの種別を特定する情報とに基づいて、対象のＦＰＧＡで設計されたユーザ回路にＴＭＲ粒度ＧＴＭＲでＴＭＲを適用した場合のＳＥＲ低減率ＤＴＭＲの情報をＴＭＲ効果情報ＤＢ１７から取得する。このＳＥＲ低減率ＤＴＭＲと、回路ＳＥＲ計算結果ＤＢ１６に保持された対象の回路ブロックのソフトエラー率の値とを乗算することで、ＴＭＲブロックのソフトエラー率を計算する。
　ＳＥＲ計算部１０は、回路ＳＥＲ計算結果ＤＢ１６を参照して、回路ブロックＳＥＲ計算部１１およびＴＭＲブロックＳＥＲ計算部１４によって計算された各回路ブロック（ＴＭＲブロックとそれ以外の非ＴＭＲブロック）のソフトエラー率を合算することで、ユーザ回路全体のソフトエラー率を計算する。計算結果は、所定のフォーマットに編集・整形した上で、入出力部２０を介してＧＵＩ（Graphical User Interface）やデータファイル等の形式でユーザに出力する。
　入出力部２０は、ＦＰＧＡ設計支援システム１に対する入出力の処理を行い、例えば、他のシステムやツール等と連携してデータの授受を行うインタフェースや、ユーザによる各種操作や入力を受け付けて処理結果を表示するユーザインタフェースなどを有する。入出力部２０への入力装置は、一般的なコンピュータに使用されるキーボードやタッチパネル等、その装置種類は問わない。回路構成設計ツール２を含む他のシステムやツールから出力されたデータを入力装置を介さずにネットワーク等を介して直接入力するようにしてもよい。
　また、データの出力先についても、一般的なコンピュータに使用されるディスプレイ等の表示装置や、回路構成設計ツール２を含む他のシステムやツール、各種記録媒体上のデータファイル等、その種類は問わない。入出力部２０が図示しないＷｅｂサーバプログラムを有し、図示しないクライアント端末からユーザがＷｅｂブラウザ等を介して入出力のためにアクセスするような構成であってもよい。
　実行制御部３０は、ＳＥＲ計算部１０や入出力部２０での処理の実行を制御する。例えば、回路構成設計ツール２から入出力部２０を介して回路情報を入力し、さらにＴＭＲ条件を指定して、ＳＥＲ計算部１０によってソフトエラー率を計算するという一連の処理を、指定するＴＭＲ条件を適宜変更して繰り返し実行するよう制御することで、最適なＴＭＲ条件を探索するというようなことも可能となる。
　なお、図１において、上述した各部の構成による機能の分割や割り当ては一例であり、全体として各部が有する機能を実現できる構成であれば、設計により他の構成による機能分担を採用することも当然可能である。例えば、図１の例では、回路ブロックＳＥＲ計算部１１の内部にＣＲＡＭ＿ＳＥＲ計算部１２およびＦＰＧＡリソース使用率計算部１３の各部が含まれ、また、ＳＥＲ計算部１０の内部に回路ブロックＳＥＲ計算部１１およびＴＭＲブロックＳＥＲ計算部１４の各部が含まれる構成としているが、このような包含関係・階層関係は必須ではない。これら各部をそれぞれ他の各部からは独立した別の要素として構成してもよい。また、図中の矢印からなる制御線や情報線等は説明上必要と考えられるものを示しており、実システム上では必ずしも全ての制御線や情報線を有しているとは限らない。実際にはほとんど全ての構成が相互に接続されていると考えてもよい。
　図２は、ＴＭＲ効果情報ＤＢ１７のデータ構成と具体的なデータの例を示した図である。ＴＭＲ効果情報ＤＢ１７は、ＦＰＧＡの種別毎のＴＭＲ化によるソフトエラー率の低減率の情報を保持するデータベースであり、例えば、メーカ、型番、プロセス、ＳＥＲ低減率ＤＴＭＲ、およびＴＭＲ粒度特性などの各項目を有する。メーカ、型番、プロセスの項目は、対象のＦＰＧＡの種別を特定する情報を保持しており、ＦＰＧＡ情報ＤＢ１５に保持されたＦＰＧＡの基本情報の内容によって対象のＦＰＧＡの種別（ＴＭＲ効果情報ＤＢ１７での該当するレコード）を特定することができるものであれば項目はこれらに限られない。
　ＳＥＲ低減率ＤＴＭＲの項目は、ＴＭＲ化の前後での対象の回路ブロックのソフトエラー率の比（０＜ＤＴＭＲ＜１）を示す情報を保持する。また、ＴＭＲ粒度特性の項目は、後述するようにＴＭＲの粒度によって変化するＳＥＲ低減率の特性を示す情報を保持する。このＴＭＲ粒度特性は、例えば、後述する図３に示すようなグラフによって示され、これを近似した関数や、ＴＭＲ粒度毎のＳＥＲ低減率からなるテーブル等の形式で保持することができる。
　ここで、ＴＭＲの粒度とは、上述したように、ＴＭＲブロックにおいてＴＭＲを適用する単位回路の大きさを示し、ＴＭＲ化する前の対象の回路全体（ＴＭＲブロック）のサイズ（リソース量）ＳＲＥＦと、ＴＭＲ化する単位回路のサイズ（リソース量）ＳＧＲＡＩＮとの比として、
　　ＴＭＲ粒度ＧＴＭＲ＝ＳＧＲＡＩＮ／ＳＲＥＦ　…（１）
の式で定義する。従って、ＴＭＲ粒度ＧＴＭＲが小さいほどＴＭＲ化する単位回路のサイズが小さいことを示す。
　図３は、ＴＭＲの粒度によるＳＥＲ低減率の変化の例を示した図である。グラフの横軸はＴＭＲ粒度ＧＴＭＲであり、縦軸はＳＥＲ低減率ＤＴＭＲ＿ｇｒａｉｎである。このＳＥＲ低減率ＤＴＭＲ＿ｇｒａｉｎは、ＴＭＲ化する前の対象の回路ブロック（ＴＭＲブロック）のソフトエラー率と、ＴＭＲ粒度によって決定されるサイズの回路を単位回路としてＴＭＲ化した場合のソフトエラー率との比を示す情報である。この値は、上述したようにＣＲＡＭにおけるＭＣＵ（マルチセルアップセット）の影響を考慮するため、例えば、ＴＭＲ粒度毎にソフトエラー加速試験によって得られた実測値に基づいて求める。実測値が無い条件については計算値を使用してもよい。
　図３の例に示したように、ＴＭＲ粒度によるＳＥＲ低減率の変化の特性としては、ＴＭＲ粒度ＧＴＭＲを小さくする、すなわちＴＭＲ化する単位回路のサイズを小さくしていくことで、ＴＭＲブロック全体を単位としてＴＭＲ化する場合（ＧＴＭＲ＝１の場合）に比べて、さらにソフトエラー率が低減する（ＤＴＭＲ＿ｇｒａｉｎが小さくなる）という特徴を有する。これは、ＦＰＧＡにおけるソフトエラー率がＣＲＡＭの使用容量に依存しているためであり、対象の回路ブロックをより小さく分割して、それぞれを単位回路としてＴＭＲ化することで、単位回路で使用されるＣＲＡＭ容量を小さくすることができ、その結果ソフトエラー率をさらに低減できるということを示している。
　ここで、ＴＭＲ化する単位回路のサイズを小さくするためにユーザ回路をどのように分割するかを決定することは容易ではない。そこで、本実施の形態では、回路ブロックの階層構造における各回路ブロックの単位で単位回路を設定してＴＭＲ化するものとする。具体的には、ＴＭＲブロックからの階層の深さＬ（０～Ｎ）を指定することによって単位回路とする回路ブロックを特定する。ここで特定された単位回路とする回路ブロックとＴＭＲブロックのそれぞれのサイズに基づいて、上記の（１）式によりＴＭＲ粒度ＧＴＭＲを算出することができる。
　例えば、Ｌ＝０とした場合、ＴＭＲ条件で指定されたＴＭＲブロックをそのまま単位回路としてＴＭＲ化する。Ｌ＝１とした場合、ＴＭＲブロックの１レベル下の階層に含まれる全ての回路ブロックをそれぞれ単位回路としてＴＭＲ化する。同様に、Ｌ＝２とした場合は、ＴＭＲブロックの２レベル下の階層に含まれる全ての回路ブロックをそれぞれ単位回路としてＴＭＲ化する。このように、ＴＭＲ化する階層を深くしていく（Ｌを大きくしていく）ことで、ＴＭＲ化する単位回路ブロックのサイズを小さくすることができる。
　図４は、階層の深さＬを変えてＴＭＲ化したときの回路構成とＴＭＲ粒度ＧＴＭＲの違いについて例を示した図である。図の上段には、回路ブロックＡ（親ブロック）からなるユーザ回路を示しており、回路ブロックＡは回路ブロックＢ、Ｃ、Ｄ（子ブロック）によって構成されることを示している。なお、回路ブロックＡの回路サイズＳＲＥＦは例えば１００であるものとする。
　このユーザ回路に対して回路ブロックＡをＴＭＲブロックとしてＴＭＲを適用すると仮定した場合の例として、図の下段には（ａ）Ｌ＝０でＴＭＲ化した場合と、（ｂ）Ｌ＝１でＴＭＲ化した場合の回路構成の例をそれぞれ示している。（ａ）Ｌ＝０の場合では、ＴＭＲブロックである回路ブロックＡを単位回路としてそのままＴＭＲ化するため、回路ブロックＡが回路ブロックＡ、Ａ’、Ａ”としてＴＭＲ化される。
　このとき、ＴＭＲ化する単位回路（回路ブロックＡ）のサイズＳＧＲＡＩＮはＳＲＥＦと同じ１００であるため、上述の（１）式よりＴＭＲ粒度ＧＴＭＲは１．０である。この場合のＳＥＲ低減率ＤＴＭＲは、例えば図２に示したＴＭＲ効果情報ＤＢ１７のＳＥＲ低減率ＤＴＭＲのカラムから直接取得してもよいし、図３に示したＳＥＲ低減率の特性からＴＭＲ粒度ＧＴＭＲが１．０のときのＳＥＲ低減率ＤＴＭＲ＿ｇｒａｉｎとして取得してもよい（図３の例では０．７となる）。
　一方、（ｂ）Ｌ＝１の場合では、１レベル下の階層の回路ブロックを単位回路としてＴＭＲ化するため、回路ブロックＢ、Ｃ、Ｄのそれぞれを単位回路としてＴＭＲ化する。すなわち、回路ブロックＢが回路ブロックＢ、Ｂ’、Ｂ”として、回路ブロックＣが回路ブロックＣ、Ｃ’、Ｃ”として、回路ブロックＤが回路ブロックＤ、Ｄ’、Ｄ”としてそれぞれＴＭＲ化される。このとき、図示するように、回路ブロックＢ、Ｃ、Ｄのサイズがそれぞれ異なる場合がある。すなわち、回路ブロックＢ、Ｃ、Ｄについてそれぞれ上述の（１）式によりＴＭＲ粒度ＧＴＭＲを求めた場合、それぞれが異なる値となってしまう。
　階層の深さＬを指定することによってＴＭＲ粒度ＧＴＭＲを算出する際に、ＴＭＲ化する単位回路のサイズＳＧＲＡＩＮを決定する方法としては、例えば対象の階層の各回路ブロック（図４の例では回路ブロックＢ、Ｃ、Ｄ）のサイズの平均値をとるなど種々の方法を適宜採用することができる。本実施の形態では、対象の階層の各回路ブロックのうち最もサイズの大きいものを基準としてそのサイズをＳＧＲＡＩＮとし、上述の（１）式によりＴＭＲ粒度ＧＴＭＲを算出するものとする。例えば、図４の例では、回路ブロックＢ、Ｃ、Ｄのうち、最もサイズが大きい回路は回路ブロックＣであるため、回路ブロックＣのサイズをＳＧＲＡＩＮとしてＴＭＲ粒度ＧＴＭＲを算出する。
　なお、図３に示したように、ＴＭＲ粒度ＧＴＭＲが小さい（単位回路のサイズが小さい）ほどＳＥＲ低減率ＤＴＭＲ＿ｇｒａｉｎが小さくなる、すなわちソフトエラー率が低減する効果は大きくなる。従って、最もサイズの大きい回路ブロックを基準としてＴＭＲ粒度ＧＴＭＲを算出することは、ＳＥＲ低減率ＤＴＭＲ＿ｇｒａｉｎを大きく見積もる、すなわちソフトエラー率の低減効果について安全サイドで見積もることを意味する。
　図４において、最もサイズが大きい回路ブロックＣの回路サイズＳＧＲＡＩＮが５０であるものとすると、上述の（１）式よりＴＭＲ粒度ＧＴＭＲは０．５となり、図３に示したＳＥＲ低減率の特性からＳＥＲ低減率ＤＴＭＲ＿ｇｒａｉｎは０．５となる。このように、図４の例では（ｂ）Ｌ＝１の場合のＴＭＲ化後の回路構成の方が（ａ）Ｌ＝０の場合のＴＭＲ化後の回路構成に比べてよりソフトエラー率を低減できるということを、実設計の前にシミュレートし、確認することができる。
　上述したように、本実施の形態では、回路ブロックの階層構造における、ＴＭＲブロックからの階層の深さＬを指定することで、ＴＭＲ化する際の単位回路とする回路ブロックを特定し、ＴＭＲ粒度ＧＴＭＲを算出するものとしているが、可能な場合は直接ＴＭＲ粒度ＧＴＭＲの値を指定してもよい。
　なお、上述したように、ＦＰＧＡにおけるソフトエラー対策としてむやみにＴＭＲを適用すると、ソフトエラー率は低減するものの多数決回路の数が増えるなど、回路規模や消費電力などのオーバーヘッドが増大してしまう。そのため、設計者はこれらのトレードオフ設計により、回路構成における最適なＴＭＲの粒度を決定する必要がある。
　図５は、本実施の形態のＦＰＧＡ設計支援システム１でのソフトエラー率の計算処理の流れの例について示したフローチャートである。処理を開始すると、まず、ソフトエラー率を計算する対象となるＦＰＧＡで設計されたユーザ回路について、回路情報を入力する（Ｓ０１）。回路情報の入力は、例えば入出力部２０を介して行い、回路構成設計ツール２から出力された回路情報を、ユーザによる手動もしくは実行制御部３０等の制御により自動で読み込むなどして入力する。
　次に、ＴＭＲ条件を指定する（Ｓ０２）。ここでは、ＴＭＲの適用を仮定する回路ブロック（ＴＭＲブロック）と、ＴＭＲの粒度に係る情報を指定する。上述したように、ＴＭＲの粒度ＧＴＭＲはＴＭＲ化する単位回路の大きさを示すが、本実施の形態では、単位回路とする回路ブロックのＴＭＲブロックからの階層の深さＬ（０～Ｎ）を指定することによって内部的にＴＭＲの粒度を算出するものとする。なお、ＴＭＲブロックは１つに限らず複数指定してもよいし、ＴＭＲ化を考慮しない場合は指定しなくてもよい。ＴＭＲ条件の指定は、例えば入出力部２０を介して行い、ユーザが手動で入力したりＴＭＲ条件が記録されたファイルを読み込ませたりして入力することができる。実行制御部３０の制御によりＴＭＲ条件が記録されたファイルを自動で読み込むようにしてもよい。
　次に、対象のＦＰＧＡにおけるＣＲＡＭのソフトエラー率を計算する（Ｓ０３）。ここでは、例えば、ＣＲＡＭ＿ＳＥＲ計算部１２により、ＦＰＧＡ情報ＤＢ１５から取得したＦＰＧＡの基本情報などに基づいて、ＦＰＧＡのＣＲＡＭの容量ＣＣＲＡＭと、ＣＲＡＭの単位ビットあたりのソフトエラー率ＳＥＲＲＥＦと、ＣＲＡＭの実使用率ｋとを乗算し、ＣＲＡＭ全体のソフトエラー率ＳＥＲＣＲＡＭを計算する。
　次に、対象のユーザ回路における回路ブロック毎のＦＰＧＡのリソースの使用率を計算する（Ｓ０４）。ここでは、例えば、ＦＰＧＡリソース使用率計算部１３により、回路構成設計ツール２から取得したＦＰＧＡの回路情報や、ＦＰＧＡ情報ＤＢ１５から取得したＦＰＧＡの内蔵リソース数などの情報に基づいて、ＦＰＧＡの内蔵リソース数と、回路情報から取得した各回路ブロックにおけるリソース使用数との比として、各回路ブロックｎにおけるＦＰＧＡリソース使用率（論理リソース使用率Ｕｎ、配線リソース使用率Ｗｎ、メモリリソース使用率Ｍｎ）をそれぞれ計算する。
　次に、対象のユーザ回路における回路ブロック毎のソフトエラー率を計算する（Ｓ０５）。ここでは、例えば、回路ブロックＳＥＲ計算部１１により、回路構成設計ツール２から取得したＦＰＧＡの回路情報や、ステップＳ０３で算出したＣＲＡＭ全体のソフトエラー率ＳＥＲＣＲＡＭ、ステップＳ０４で算出した各回路ブロックのＦＰＧＡリソース使用率（論理リソース使用率Ｕｎ、配線リソース使用率Ｗｎ、メモリリソース使用率Ｍｎ）、ＦＰＧＡ情報ＤＢ１５から取得した内部メモリの容量および内部メモリの単位ビットあたりのソフトエラー率と、リソースのＣＲＡＭ依存率（論理リソース依存率αｕ、配線リソース依存率αｗ、メモリリソース依存率αｍ）などの情報に基づいて、回路ブロック毎のソフトエラー率を計算する。
　本実施の形態では、ＦＰＧＡリソース使用率とＣＲＡＭの使用容量とは比例関係にあるものと仮定し、論理／配線／メモリの各リソースの使用率（Ｕｎ、Ｗｎ、Ｍｎ）に、対応するＣＲＡＭ依存率（αｕ、αｗ、αｍ）とＣＲＡＭ全体のソフトエラー率ＳＥＲＣＲＡＭを乗算して各リソースについて総和することで回路ブロックのソフトエラー率を計算する。さらに、内部メモリが含まれる回路ブロックについては、内部メモリ容量と内部メモリの単位ビット当たりのソフトエラー率とを乗算して得られる内部メモリのソフトエラー率を加算することで、回路ブロック毎のソフトエラー率を計算する。
　次に、ＴＭＲ条件で指定されたＴＭＲブロックのソフトエラー率を計算する（Ｓ０６）。ここでは、例えば、各ＴＭＲブロックについて、ＴＭＲブロックＳＥＲ計算部１４により、ステップＳ０５で算出したソフトエラー率と、ＴＭＲ効果情報ＤＢ１７から取得した、指定されたＴＭＲ粒度ＧＴＭＲでＴＭＲを適用した場合のＳＥＲ低減率ＤＴＭＲ＿ｇｒａｉｎとを乗算することで、ＴＭＲブロックのソフトエラー率を計算する。
　最後に、対象のユーザ回路全体でのソフトエラー率を計算する（Ｓ０７）。ここでは、例えば、ＳＥＲ計算部１０により、ステップＳ０５で算出した回路ブロック毎のソフトエラー率のうちのＴＭＲ条件で指定されたＴＭＲブロック以外の回路ブロックのソフトエラー率と、ステップＳ０６で算出したＴＭＲブロックのソフトエラー率とを合算し、ユーザ回路全体でのソフトエラー率を計算する。
　図６は、ＦＰＧＡ設計支援システム１が入出力部２０を介して表示する画面の例について示した図である。図６（ａ）に示すようなメインウィンドウ２１上に、回路構成設計ツール２等から読み込んだ回路ブロックの階層構造を表示する表２２や、回路構成設計ツール２等から回路情報を読み込むためのボタン２３、ユーザ回路のソフトエラー率の計算を開始するためのボタン２４などを有する。表２２には、図５に示した一連の処理によって計算された回路ブロック毎のソフトエラー率（“ＳＥＲ”カラム）や、対象の回路ブロックをＴＭＲ化した場合に低減されるソフトエラー率（“低減ＳＥＲ”カラム）の情報などを階層構造に合わせて表示する。
　また、このユーザインタフェースを介してユーザがＴＭＲ条件を指定できるようにしてもよい。例えば、メインウィンドウ２１の表２２上で、ユーザがＴＭＲブロックとする回路ブロックにチェックを付し（“ＴＭＲ”カラム）、さらにＴＭＲ粒度ＧＴＭＲを算出するために、ＴＭＲ化する際の単位回路とする回路ブロックのＴＭＲブロックからの階層の深さＬを指定できるようにする（“深さ”カラム）。同様な指定を、例えば図６（ｂ）に示すような別の条件指定用ウィンドウ２５などを介して行うようにしてもよい。
　ユーザは、図６に示したような画面に表示されるソフトエラー率の計算結果を見て、指定したＴＭＲ条件の良否を判定する。例えば、ユーザ回路全体としてソフトエラー率が所定の条件を満たす場合は、指定したＴＭＲ条件を必要な設計条件として決定する。所定の条件を満たさない場合は、当該画面から新たなＴＭＲ条件を指定した後、再度ソフトエラー率の計算を行うことができる。
　なお、上述したように、ソフトエラー率の計算結果を図６に示したような画面に出力するのに替えて、もしくはこれに加えてデータファイル等の形式で出力するようにしてもよい。また、ＴＭＲ条件の指定も、ユーザが図６に示したような画面から手動で入力するのではなく、ＴＭＲ条件が記録されたファイルを読み込ませて入力するようにしてもよい。
　以上に説明したように、本発明の実施の形態１であるＦＰＧＡ設計支援システム１、および当該システム上で実行されるソフトエラー率の計算方法によれば、ＦＰＧＡリソースの使用率と、そのＦＰＧＡが搭載するＣＲＡＭのソフトエラー率の情報を利用することで、ユーザ回路全体のソフトエラー率を簡易的に計算し、さらに、実測で得られたＴＭＲ化によるＳＥＲ低減率の情報を利用して、設計されたユーザ回路にＴＭＲを適用したときのソフトエラー率を見積もる手段を提供することができる。
　また、このとき、ＴＭＲ化する回路の粒度によってソフトエラー率が変化する特徴に着目することで、設計されたユーザ回路にＴＭＲを適用したときのソフトエラー率を適切に見積もることができ、ＦＰＧＡのソフトエラーに対する最適な耐性設計が可能となる。
　＜実施の形態２＞
　本発明の実施の形態２であるＦＰＧＡ設計支援システムの例は、上述した実施の形態１のＦＰＧＡ設計支援システム１を基礎として、ＦＰＧＡによるユーザ回路が所定のソフトエラー率を実現するために必要となるＴＭＲ条件を決定することができる解析手法を実現するものである。
　図７は、本実施の形態のＦＰＧＡ設計支援システム１での所定のソフトエラー率を実現するために必要となるＴＭＲ条件を決定する処理の流れの例について示したフローチャートである。処理を開始すると、まず、ソフトエラー率を計算する対象となるＦＰＧＡで設計されたユーザ回路について、回路情報を入力する（Ｓ１１）。ここでの処理は、上述した実施の形態１における図５のステップＳ０１と同様である。
　次に、対象のＦＰＧＡにおけるＣＲＡＭのソフトエラー率を計算する（Ｓ１２）。ここでの処理は、上述した実施の形態１における図５のステップＳ０３と同様である。次に、対象のユーザ回路における回路ブロック毎のＦＰＧＡのリソースの使用率を計算する（Ｓ１３）。ここでの処理は、上述した実施の形態１における図５のステップＳ０４と同様である。次に、対象のユーザ回路における回路ブロック毎のソフトエラー率を計算する（Ｓ１４）。ここでの処理は、上述した実施の形態１における図５のステップＳ０５と同様である。
　次に、対象のユーザ回路全体でのソフトエラー率を計算する（Ｓ１５）。ここでは、例えば、ＳＥＲ計算部１０により、ＴＭＲ化を考慮せずに、ステップＳ１４で算出した回路ブロック毎のソフトエラー率を合算し、ユーザ回路全体でのソフトエラー率を計算する。次に、ステップＳ１５で算出したユーザ回路全体でのソフトエラー率が所定の目標値よりも小さいか否かを判定する（Ｓ１６）。ここでは、例えば、実行制御部３０によってこの判断を行い、ソフトエラー率が、入出力部２０を介して予めユーザにより指定された目標値を下回っている（条件を満たしている）場合は、ＴＭＲ化は不要ということで、各回路ブロックのソフトエラー率の計算結果を図６に示した画面により出力するなどして処理を終了する。
　一方、ステップＳ１６においてユーザ回路全体でのソフトエラー率が所定の目標値以上となっている（条件を満たしていない）場合は、ＴＭＲ化を考慮するためにＴＭＲ条件を指定する（Ｓ１７）。ここでの処理は、上述した実施の形態１における図５のステップＳ０２と同様である。次に、ＴＭＲ条件で指定されたＴＭＲブロックのソフトエラー率を計算する（Ｓ１８）。ここでの処理は、上述した実施の形態１における図５のステップＳ０６と同様である。次に、対象のユーザ回路全体でのソフトエラー率を計算する（Ｓ１９）。ここでの処理は、上述した実施の形態１における図５のステップＳ０７と同様である。
　次に、ステップＳ１９で算出したＴＭＲ化を考慮したユーザ回路全体でのソフトエラー率が所定の目標値よりも小さいか否かを判定する（Ｓ２０）。ここでは、例えば、ステップＳ１６と同様に実行制御部３０によってこの判断を行い、ソフトエラー率が、入出力部２０を介して予めユーザにより指定された目標値を下回っている（条件を満たしている）場合は、ステップＳ１７で指定されたＴＭＲ条件を必要な設計条件として決定し、処理を終了する。
　一方、ステップＳ２０においてユーザ回路全体でのソフトエラー率が所定の目標値以上となっている（条件を満たしていない）場合は、ステップＳ１７に戻ってＴＭＲ条件を再指定し、ユーザ回路全体でのソフトエラー率が所定の目標値を下回る（条件を満たす）までステップＳ１７～Ｓ２０の処理を繰り返す。本実施の形態では、このように、ＳＥＲ計算部１０にて算出されたユーザ回路全体でのソフトエラー率が条件を満たすまでＴＭＲ条件指定とソフトエラー率の再計算の処理を繰り返し、ソフトエラー率の条件を満たすＴＭＲ条件を決定できることを特徴とする。上記の一連の処理を、例えば実行制御部３０によって制御して実行することで、ソフトエラー率の条件を満たすＴＭＲ条件を自動的に探索することも可能である。
　ステップＳ１７でのＴＭＲ条件の指定（再指定）においてどのような条件を指定するかについては、種々の手法が考えられるが、例えば、ステップＳ１７において最初にＴＭＲ条件を指定する際に、ソフトエラー率の低減効果が最大となるＴＭＲ条件を指定するようにしてもよい。すなわち、ＴＭＲ条件において、ＴＭＲブロックとしてユーザ回路全体を指定し、ＴＭＲ化する際の単位回路を特定する階層の深さＬに最大値を指定して、最も深い階層の回路ブロックを単位回路とする。このときのユーザ回路全体でのソフトエラー率が、ステップＳ２０において所定の目標値以上となっている（条件を満たしていない）場合は、他のどのようなＴＭＲ条件を指定してもソフトエラー率が所定の目標値を下回らないことが分かる。従って、以降のＴＭＲ条件の探索が無用となることが早期に判断できる。
　なお、上述したように、ＦＰＧＡにおけるソフトエラー対策としてむやみにＴＭＲを適用すると、ソフトエラー率は低減するものの回路規模や消費電力などのオーバーヘッドが増大してしまう。そのため、設計者はこれらのトレードオフ設計により、回路構成における最適なＴＭＲ条件を決定する必要がある。
　例えば、図７の一連の処理によってソフトエラー率の条件を満たすものとして得られたＴＭＲ条件の情報を、入出力部２０を介して回路構成設計ツール２にフィードバックし、回路構成設計ツール２によってＴＭＲ化した状態での回路情報を再度生成して、オーバーヘッドの増大分を検証する。これにより、ソフトエラー率の低減率およびオーバーヘッドの増大分の双方が所定の条件を満たすＴＭＲ条件を決定することができる。
　もしくは、例えば、実行制御部３０での制御により図７の一連の処理を繰り返し実行して、ソフトエラー率の条件を満たす全てのＴＭＲ条件を取得する。取得した各ＴＭＲ条件をそれぞれ入出力部２０を介して回路構成設計ツール２にフィードバックして、回路構成設計ツール２によってＴＭＲ化した状態での回路情報を生成する。生成された各回路情報について、ソフトエラー率の低減効果とオーバーヘッドの増大分のそれぞれに所定の重み付けをして全体での効果を数値化することで、トレードオフを考慮した最適なバランスとなるＴＭＲ条件を決定するということも可能である。
　以上に説明したように、本発明の実施の形態２であるＦＰＧＡ設計支援システム１によれば、ＦＰＧＡの設計段階において、ユーザ回路に対してＴＭＲを適用した場合のソフトエラー率を事前に適切に見積もることができるため、ユーザ回路のソフトエラー耐性を目標レベルまで向上させるために必要なＴＭＲ条件を容易に決定することができる。これにより、ＴＭＲ化に伴うオーバーヘッドの増大とのトレードオフ設計を容易に行うことができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　また、上述した各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。なお、上記の各実施の形態ではＦＰＧＡ設計支援システム１を情報処理装置上で構築し、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現するものとしているが、これに限られない。例えば、上記の各構成、機能、処理部、処理手段等は、それらの一部または全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。
　また、上記の各実施の形態では、ＴＭＲを適用した場合のソフトエラー率を適切に見積もるもしくは計算することで設計を支援する対象の半導体集積回路として、地上における環境放射線の影響によって発生するソフトエラーの拡大の影響が問題視されているＦＰＧＡを対象としている。これに対し、他のプログラマブルロジックデバイスであっても、ＦＰＧＡと同様もしくは類似の構成や仕組みを有し、例えば大容量化のさらなる進展などによりソフトエラー率の影響が大きくなり、これを適切に見積もるもしくは計算することが必要となったものなどについても対象に含めることが可能である。
　本発明は、ＦＰＧＡにおいてソフトエラーに対する耐性向上を図る設計を支援するＦＰＧＡ設計支援システムおよびＦＰＧＡ設計支援方法ならびにＦＰＧＡ設計支援プログラムに利用可能である。
　１…ＦＰＧＡ設計支援システム、２…回路構成設計ツール、
　１０…ソフトエラー率設計部、１１…回路ブロックソフトエラー率計算部、１２…ＣＲＡＭ＿ＳＥＲ計算部、１３…ＦＰＧＡリソース使用率計算部、１４…ＴＭＲブロックソフトエラー率計算部、１５…ＦＰＧＡ情報ＤＢ、１６…回路ＳＥＲ計算結果ＤＢ、１７…ＴＭＲ効果情報ＤＢ、
　２０…入出力部、２１…メインウィンドウ、２２…表、２３、２４…ボタン、２５…条件指定用ウィンドウ、
　３０…実行制御部
 
 
 
 

Claims (13)

  1. 　ＦＰＧＡで設計されたユーザ回路にＴＭＲを適用した場合のソフトエラー率を計算するＦＰＧＡ設計支援システムであって、
    　ＦＰＧＡの種別毎にＴＭＲを適用した場合のソフトエラー率の低減率を含む情報を保持するＴＭＲ効果情報データベースと、
    　前記ＦＰＧＡが有するＣＲＡＭ全体のソフトエラー率を計算するＣＲＡＭ＿ＳＥＲ計算部と、
    　前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率を計算するＦＰＧＡリソース使用率計算部と、
    　前記ＣＲＡＭ＿ＳＥＲ計算部によって算出された前記ＣＲＡＭ全体のソフトエラー率、および前記ＦＰＧＡリソース使用率計算部によって算出された前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率を含む情報に基づいて、前記ユーザ回路の回路ブロック単位のソフトエラー率を計算する回路ブロックＳＥＲ計算部と、
    　前記ユーザ回路の回路ブロックのうちＴＭＲの適用を仮定するもしくは既にＴＭＲ化されている回路ブロックとしてＴＭＲ条件において指定されたＴＭＲブロックについて、前記回路ブロックＳＥＲ計算部によって算出されたソフトエラー率、および前記ＴＭＲ効果情報データベースから取得した、前記ＦＰＧＡで設計された前記ユーザ回路にＴＭＲを適用した場合のソフトエラー率の低減率を含む情報に基づいて、前記ＴＭＲブロックのソフトエラー率を計算するＴＭＲブロックＳＥＲ計算部と、
    　前記回路ブロックＳＥＲ計算部によって計算された前記ユーザ回路における各回路ブロックのソフトエラー率、および前記ＴＭＲブロックＳＥＲ計算部によって計算された前記各ＴＭＲブロックのソフトエラー率に基づいて前記ユーザ回路全体のソフトエラー率を計算するＳＥＲ計算部とを有することを特徴とするＦＰＧＡ設計支援システム。
  2. 　請求項１に記載のＦＰＧＡ設計支援システムにおいて、
    　前記ＴＭＲ効果情報データベースは、さらに、ＦＰＧＡの種別毎に、ＴＭＲを適用した場合のＴＭＲの粒度によって変化するソフトエラー率の低減率の特性を含む情報を保持し、
    　前記ＴＭＲブロックＳＥＲ計算部は、前記ＴＭＲ条件において、前記ＴＭＲブロックについて指定された前記粒度の値、もしくは前記ＴＭＲブロックにおいてＴＭＲを適用する単位回路として指定された回路ブロックの情報に基づいて算出した前記粒度の値に基づいて、前記ＦＰＧＡで設計された前記ユーザ回路に前記粒度でＴＭＲを適用した場合のソフトエラー率の低減率の情報を前記ＴＭＲ効果情報データベースから取得して、前記ＴＭＲブロックのソフトエラー率を計算することを特徴とするＦＰＧＡ設計支援システム。
  3. 　請求項２に記載のＦＰＧＡ設計支援システムにおいて、
    　前記ＴＭＲ条件において指定される、前記ＴＭＲブロックにおいてＴＭＲを適用する単位回路とする回路ブロックを、回路ブロックの階層構造における、前記ＴＭＲブロックからの階層の深さによって特定することを特徴とするＦＰＧＡ設計支援システム。
  4. 　請求項１～３のいずれか１項に記載のＦＰＧＡ設計支援システムにおいて、
    　さらに、前記ＦＰＧＡの種別を特定する情報、前記ＦＰＧＡに内蔵されているリソース数、内部メモリおよび前記ＣＲＡＭの容量、前記内部メモリおよび前記ＣＲＡＭの単位ビット当たりのソフトエラー率、前記ＣＲＡＭの実使用率、前記ＦＰＧＡのリソース毎の前記ＣＲＡＭの依存率を含む、前記ＦＰＧＡのソフトエラー率を計算するために必要なデバイスの基本情報を保持するＦＰＧＡ情報データベースを有することを特徴とするＦＰＧＡ設計支援システム。
  5. 　請求項４に記載のＦＰＧＡ設計支援システムにおいて、
    　前記ＣＲＡＭ＿ＳＥＲ計算部は、前記ＦＰＧＡ情報データベースから取得した前記ＣＲＡＭの容量、前記ＣＲＡＭの単位ビット当たりのソフトエラー率、および前記ＣＲＡＭの実使用率を乗算して、前記ＦＰＧＡにおける前記ＣＲＡＭ全体のソフトエラー率を計算することを特徴とするＦＰＧＡ設計支援システム。
  6. 　請求項４に記載のＦＰＧＡ設計支援システムにおいて、
    　前記ＦＰＧＡリソース使用率計算部は、前記ＦＰＧＡ情報データベースから取得した前記ＦＰＧＡに内蔵されているリソース数と、前記ユーザ回路の回路情報から取得した前記ユーザ回路の各回路ブロックにおける前記ＦＰＧＡのリソースの使用数との比として、前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソース毎の使用率を計算することを特徴とするＦＰＧＡ設計支援システム。
  7. 　請求項４に記載のＦＰＧＡ設計支援システムにおいて、
    　前記回路ブロックＳＥＲ計算部は、前記ＣＲＡＭ＿ＳＥＲ計算部によって算出された前記ＣＲＡＭ全体のソフトエラー率、前記ＦＰＧＡリソース使用率計算部によって算出された前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率、および前記ＦＰＧＡ情報データベースから取得した前記ＦＰＧＡのリソース毎のＣＲＡＭ依存率を乗算して各リソースについて総和することで、前記ユーザ回路の回路ブロック単位のソフトエラー率を計算し、さらに、内部メモリが含まれる回路ブロックについては、前記ＦＰＧＡ情報データベースから取得した内部メモリ容量と、内部メモリの単位ビット当たりのソフトエラー率とを乗算した値を加算することで、前記ユーザ回路の回路ブロック単位のソフトエラー率を計算することを特徴とするＦＰＧＡ設計支援システム。
  8. 　請求項１～７のいずれか１項に記載のＦＰＧＡ設計支援システムにおいて、
    　前記ＴＭＲブロックＳＥＲ計算部は、前記ＴＭＲブロックについて、前記回路ブロックＳＥＲ計算部によって算出されたソフトエラー率と、前記ユーザ回路にＴＭＲを適応した場合のソフトエラー率の低減率とを乗算することで、前記ＴＭＲブロックのソフトエラー率を計算することを特徴とするＦＰＧＡ設計支援システム。
  9. 　請求項１～８のいずれか１項に記載のＦＰＧＡ設計支援システムにおいて、
    　前記ＳＥＲ計算部は、前記回路ブロックＳＥＲ計算部によって計算された前記ユーザ回路における各回路ブロックのソフトエラー率のうちの前記ＴＭＲブロック以外の回路ブロックのソフトエラー率と、前記ＴＭＲブロックＳＥＲ計算部によって計算された前記各ＴＭＲブロックのソフトエラー率とを合算して、前記ユーザ回路全体のソフトエラー率を計算することを特徴とするＦＰＧＡ設計支援システム。
  10. 　請求項１～９のいずれか１項に記載のＦＰＧＡ設計支援システムにおいて、
    　さらに、前記ユーザ回路の回路情報、および前記ＴＭＲ条件の入力を受け付け、前記ユーザ回路の回路情報、前記ＴＭＲ条件、前記回路ブロックＳＥＲ計算部によって算出された前記ユーザ回路の各回路ブロックのソフトエラー率、前記ＴＭＲブロックＳＥＲ計算部によって算出された前記各ＴＭＲブロックのソフトエラー率、および前記ＳＥＲ計算部によって算出された前記ユーザ回路全体のソフトエラー率の一部または全部を表示する入出力部を有することを特徴とするＦＰＧＡ設計支援システム。
  11. 　請求項１０に記載のＦＰＧＡ設計支援システムにおいて、
    　さらに、前記入出力部に入力される前記ＴＭＲ条件の内容を変更して、前記入出力部および前記ＳＥＲ計算部での処理の実行を制御する実行制御部を有することを特徴とするＦＰＧＡ設計支援システム。
  12. 　ＦＰＧＡで設計されたユーザ回路にＴＭＲを適用した場合のソフトエラー率を計算するＦＰＧＡ設計支援システムとしてコンピュータを機能させるＦＰＧＡ設計支援プログラムであって、
    　前記ＦＰＧＡが有するＣＲＡＭ全体のソフトエラー率を計算するＣＲＡＭ＿ＳＥＲ計算部と、
    　前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率を計算するＦＰＧＡリソース使用率計算部と、
    　前記ＣＲＡＭ＿ＳＥＲ計算部によって算出された前記ＣＲＡＭ全体のソフトエラー率、および前記ＦＰＧＡリソース使用率計算部によって算出された前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率を含む情報に基づいて、前記ユーザ回路の回路ブロック単位のソフトエラー率を計算する回路ブロックＳＥＲ計算部と、
    　前記ユーザ回路の回路ブロックのうちＴＭＲの適用を仮定するもしくは既にＴＭＲ化されている回路ブロックとしてＴＭＲ条件において指定されたＴＭＲブロックについて、前記回路ブロックＳＥＲ計算部によって算出されたソフトエラー率、およびＦＰＧＡの種別毎にＴＭＲを適用した場合のソフトエラー率の低減率を含む情報を保持するデータベースから取得した、前記ＦＰＧＡで設計した前記ユーザ回路にＴＭＲを適用した場合のソフトエラー率の低減率を含む情報に基づいて、前記ＴＭＲブロックのソフトエラー率を計算するＴＭＲブロックＳＥＲ計算部と、
    　前記回路ブロックＳＥＲ計算部によって計算された前記ユーザ回路における各回路ブロックのソフトエラー率、および前記ＴＭＲブロックＳＥＲ計算部によって計算された前記各ＴＭＲブロックのソフトエラー率に基づいて前記ユーザ回路全体のソフトエラー率を計算するＳＥＲ計算部とを有することを特徴とするＦＰＧＡ設計支援プログラム。
  13. 　情報処理装置によってＦＰＧＡで設計されたユーザ回路にＴＭＲを適用した場合のソフトエラー率を計算するＦＰＧＡ設計支援方法であって、
    　ソフトエラー率を計算する対象となる前記ユーザ回路の回路情報を入力する第１のステップと、
    　前記ＦＰＧＡが有するＣＲＡＭ全体のソフトエラー率を計算する第２のステップと、
    　前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率を計算する第３のステップと、
    　前記第２のステップによって算出された前記ＣＲＡＭ全体のソフトエラー率、および前記第３のステップによって算出された前記ユーザ回路における各回路ブロックの前記ＦＰＧＡのリソースの使用率を含む情報に基づいて、前記ユーザ回路の回路ブロック単位のソフトエラー率を計算する第４のステップと、
    　前記第４のステップによって算出された前記ユーザ回路における各回路ブロックのソフトエラー率を合算して前記ユーザ回路全体のソフトエラー率を計算する第５のステップと、
    　前記第５のステップによって算出された前記ユーザ回路全体のソフトエラー率が所定の目標値を下回っているか否かを判定する第６のステップと、
    　前記第６のステップにおいて、前記ユーザ回路全体のソフトエラー率が所定の目標値を下回っていない場合に、前記ユーザ回路の回路ブロックのうちＴＭＲの適用を仮定する回路ブロックであるＴＭＲブロック、および前記ＴＭＲブロックについてのＴＭＲを適用する際の粒度に係る情報を含むＴＭＲ条件を指定する第７のステップと、
    　前記ＴＭＲブロックについて、前記第４のステップによって算出されたソフトエラー率、およびＦＰＧＡの種別毎にＴＭＲを適用した場合のＴＭＲの前記粒度によって変化するソフトエラー率の低減率の特性を含む情報を保持するデータベースから取得した、前記ＦＰＧＡで設計された前記ユーザ回路に前記粒度でＴＭＲを適用した場合のソフトエラー率の低減率を含む情報に基づいて、前記ＴＭＲブロックのソフトエラー率を計算する第８のステップと、
    　前記第４のステップによって算出された前記ユーザ回路における各回路ブロックのソフトエラー率、および前記第８のステップによって算出された前記各ＴＭＲブロックのソフトエラー率に基づいて前記ユーザ回路全体のソフトエラー率を計算する第９のステップと、
    　前記第９のステップにおいて、前記ユーザ回路全体のソフトエラー率が前記所定の目標値を下回っているか否かを判定し、下回っていない場合は前記第７のステップに戻って処理を繰り返す第１０のステップとを実行することを特徴とするＦＰＧＡ設計支援方法。
     
     
     
     
     
     
     
     
     
     
     
     
PCT/JP2012/058214 2011-04-06 2012-03-28 Ｆｐｇａ設計支援システムおよびｆｐｇａ設計支援方法ならびにｆｐｇａ設計支援プログラム WO2012137652A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011084175A JP2012221077A (ja) 2011-04-06 2011-04-06 Ｆｐｇａ設計支援システムおよびｆｐｇａ設計支援方法ならびにｆｐｇａ設計支援プログラム
JP2011-084175 2011-04-06

Publications (1)

Publication Number Publication Date
WO2012137652A1 true WO2012137652A1 (ja) 2012-10-11

Family

ID=46969053

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/058214 WO2012137652A1 (ja) 2011-04-06 2012-03-28 Ｆｐｇａ設計支援システムおよびｆｐｇａ設計支援方法ならびにｆｐｇａ設計支援プログラム

Country Status (2)

Country Link
JP (1) JP2012221077A (ja)
WO (1) WO2012137652A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104238435A (zh) * 2014-05-27 2014-12-24 北京航天自动控制研究所 一种三冗余控制计算机及容错控制系统

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2998688B1 (fr) * 2012-11-29 2014-12-26 Electricite De France Procede de durcissement logique par partitionnement d'un circuit electronique
JP6944728B2 (ja) * 2017-11-29 2021-10-06 ナノブリッジ・セミコンダクター株式会社 設計支援システム、設計支援方法およびプログラム
WO2020095854A1 (ja) * 2018-11-08 2020-05-14 日本電気株式会社 論理集積回路、構成情報設定方法、および記録媒体

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ASADI ET AL.: "Soft Error Susceptibility Analysis of SRAM-Based FPGAs in High- Performance Information Systems", IEEE TRANSACTIONS ON NUCLEAR SCIENCE, vol. 54, no. 6, December 2007 (2007-12-01), pages 2714 - 2726, XP011198470, DOI: doi:10.1109/TNS.2007.910426 *
YOUNGHUN KO ET AL.: "Coarse-Grained Reconfigurable Architecture with Flexible Reliability", IPSJ SIG NOTES, vol. 2008, no. 111, 10 November 2008 (2008-11-10), pages 79 - 84 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104238435A (zh) * 2014-05-27 2014-12-24 北京航天自动控制研究所 一种三冗余控制计算机及容错控制系统
CN104238435B (zh) * 2014-05-27 2017-01-18 北京航天自动控制研究所 一种三冗余控制计算机及容错控制系统

Also Published As

Publication number Publication date
JP2012221077A (ja) 2012-11-12

Similar Documents

Publication Publication Date Title
JP2007328788A (ja) クロックメッシュ分析方法、装置及びシステム
US9646122B2 (en) Variable accuracy parameter modeling in statistical timing
US10928442B2 (en) Computer implemented methods and computing systems for designing integrated circuits by considering back-end-of-line
US9740807B2 (en) Method to measure edge-rate timing penalty of digital integrated circuits
JP2010020372A (ja) 遅延ライブラリ、遅延ライブラリの作成方法、および遅延計算方法
US10140399B2 (en) Corner database generator
WO2012137652A1 (ja) Ｆｐｇａ設計支援システムおよびｆｐｇａ設計支援方法ならびにｆｐｇａ設計支援プログラム
US20120216160A1 (en) Estimating power consumption of an electronic circuit
Sari et al. A soft error vulnerability analysis framework for Xilinx FPGAs
US8813006B1 (en) Accelerated characterization of circuits for within-die process variations
US20100131249A1 (en) Method and apparatus for supporting verification of leakage current distribution
US9594858B1 (en) Methods, systems, and articles of manufacture for implementing scalable statistical library characterization for electronic designs
JP5785725B2 (ja) 電力見積装置、電力見積方法及びプログラム
US10162916B1 (en) Timing verification in a programmable circuit design using variation factors
US9996656B2 (en) Detecting dispensable inverter chains in a circuit design
TWI818068B (zh) 用於分段記憶體實體之方法及裝置
US8495538B1 (en) Power estimation of a circuit design
Hogervorst et al. Hardware acceleration of high-performance computational flow dynamics using high-bandwidth memory-enabled field-programmable gate arrays
US20070022392A1 (en) Multi-variable polynomial modeling techniques for use in integrated circuit design
US8818784B1 (en) Hardware description language (HDL) incorporating statistically derived data and related methods
US20140173547A1 (en) Analysis of chip-mean variation and independent intra-die variation for chip yield determination
US20130174107A1 (en) Design tool for glitch removal
US10796051B1 (en) Adaptive model interface for a plurality of EDA programs
US10460055B1 (en) Modeling of sequential circuit devices of multi-clock domain IC design for a transient vectorless power analysis
US10049174B2 (en) Exact delay synthesis

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12768037

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12768037

Country of ref document: EP

Kind code of ref document: A1