JP2003158090A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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Abstract

(57)【要約】 【課題】 半導体集積回路装置の製造方法において、設
計寸法のさらなる微細化に確実に対応できるようにす
る。 【解決手段】 本発明の半導体集積回路装置の製造方法
は、半導体ウエハ上に絶縁膜を成膜し、成膜した絶縁膜
の上に機能素子又は配線を含むマスクパターンを形成す
る。絶縁膜の成膜時に該絶縁膜の膜厚又は誘電率に生じ
るプロセス変動量に応じて、マスクパターンのマスク寸
法を変更する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、さらなる微細化に
対応可能な半導体集積回路装置及びその設計方法に関す
る。
【０００２】
【従来の技術】従来、１つのチップ上に複数の機能ブロ
ックが形成される場合であって、例えば、複数のデジタ
ル機能回路ブロックにそれぞれ含まれるＭＯＳトランジ
スタに対して、互いのゲート長の寸法を変えたり、ゲー
ト酸化膜の膜厚を変えたりすることは行なわれていな
い。
【０００３】また、従来から、アナログ回路や、静電ダ
メージ（ＥＳＤ）によるラッチアップ又は破壊耐圧を考
慮する必要がある回路のＩ／Ｏパッド部に設けるトラン
ジスタのデザインルール値を、ロジック部のデザインル
ール値と変えることは行なわれているが、これは適用さ
れる電源電圧値が両者間で異なっていることによる。
【０００４】一方、１つのデジタル機能ブロック内又は
１つのアナログ機能ブロック内でプロセス設計に用いる
デザインルール値を変えることはない。
【０００５】また、１つのウエハ内で、互いに異なるマ
スクによりチップを形成したり、互いに異なるチップサ
イズとしたり、互いに異なる機能を組み込んだり、互い
に異なる性能を目標として設計した種々のチップを同一
ウエハにより製造することはない。
【０００６】
【発明が解決しようとする課題】年々、設計寸法が微細
化し、１つのチップに１つのデザインルールを適用して
行なうチップ設計には、以下に示すような問題が生じ
る。
【０００７】すなわち、２００１年に０．１３μｍであ
るデザインルールが２００５年には０．１０μｍとなる
予定である。この０．１０μｍのデザインルールにより
設計を行なおうとすると、製造時におけるプロセスの加
工精度は、数十ｎｍレベルの精度が必要となる。
【０００８】この場合に、ウエハの主面の領域（部位）
に依存したプロセスの加工精度のばらつき、すなわちプ
ロセス変動量を、１つのチップ上での領域（部位）及び
レイアウトの疎密の関係等をすべて考慮して、その場合
の加工精度のばらつきを数十ｎｍに制御することは大き
な困難となることが予想される。
【０００９】加工精度のばらつきをも考慮したデザイン
ルールを適用すると、設計マージンが劇的に減少するた
め、歩留まりが大きく低下する。このため、微細化を図
ることにより、チップの製造コストが急激に上昇するこ
とになる。
【００１０】本発明は、前記のような予測される問題に
鑑み、設計寸法のさらなる微細化に確実に対応できるよ
うにすることを目的とする。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体集積回路装置の製造方法は、半
導体ウエハ上に絶縁膜を形成する第１の工程と、絶縁膜
の上に、機能素子又は配線を含むマスクパターンを形成
し、形成したマスクパターンを用いて絶縁膜をパターニ
ングする第２の工程とを備え、第２の工程において、少
なくとも第１の工程により絶縁膜の膜厚又は誘電率に生
じるプロセス変動量に応じて、マスクパターンのマスク
寸法を変更することを特徴とする。
【００１２】第１の半導体集積回路装置の製造方法によ
ると、第２の工程において、少なくとも第１の工程によ
り絶縁膜の膜厚又は誘電率に生じるプロセス変動量に応
じて、機能素子又は配線を含むマスクパターンのマスク
寸法を変更するため、形成した絶縁膜の膜厚又は誘電率
にばらつきが生じたとしても、所望の電気的特性を有す
る機能素子又は配線を形成することができる。その結
果、半導体ウエハ上におけるプロセス変動量を実質的に
抑制することができるので、素子等の微細化に対応する
ことができる。
【００１３】第１の半導体集積回路装置の製造方法にお
いて、絶縁膜がトランジスタ用のゲート絶縁膜であるこ
とが好ましい。
【００１４】また、第１の半導体集積回路装置の製造方
法において、絶縁膜が互いに異なる配線層同士の間に設
けられる層間絶縁膜であることが好ましい。
【００１５】第１の半導体集積回路装置の製造方法は、
半導体ウエハを、複数のチップ形成領域に区画する工程
をさらに備え、第２の工程が、各チップ形成領域ごと
に、絶縁膜の膜厚又は誘電率を測定する工程を含むこと
が好ましい。
【００１６】第１の半導体集積回路装置の製造方法にお
いて、マスクパターンがトランジスタ形成用のゲートパ
ターンであり、第２の工程においてゲートパターンのゲ
ート長寸法を変更することが好ましい。
【００１７】また、第１の半導体集積回路装置の製造方
法において、マスクパターンが複数の遅延回路同士が互
いに接続される配線パターンであり、第２の工程におい
て配線パターンを変更することが好ましい。
【００１８】第１の半導体集積回路装置の製造方法にお
いて、第２の工程が、絶縁膜の膜厚又は誘電率をモニタ
可能とするモニタパターンを形成する工程を含むことが
好ましい。
【００１９】本発明に係る第２の半導体集積回路装置の
製造方法は、それぞれが所定枚数の半導体ウエハを含む
複数のロットを用意する第１の工程と、各半導体ウエハ
上に絶縁膜を形成する第２の工程と、各半導体ウエハの
絶縁膜上に機能素子又は配線を含むマスクパターンを形
成し、形成したマスクパターンを用いて絶縁膜ごとにパ
ターニングする第３の工程とを備え、第３の工程におい
て、第２の工程により絶縁膜の膜厚又は誘電率に生じる
プロセス変動量に応じてロットごとにマスクパターンの
マスク寸法を変更する。
【００２０】第２の半導体集積回路装置の製造方法によ
ると、第３の工程において、第２の工程により絶縁膜の
膜厚又は誘電率に生じるプロセス変動量に応じてロット
ごとにマスクパターンのマスク寸法を変更するため、本
発明の第１の半導体集積回路装置の製造方法と同様の効
果を得られる上に、ロット単位で半導体ウエハ上におけ
るプロセス変動量を抑制することができる。
【００２１】第２の半導体集積回路装置の製造方法にお
いて、第３の工程が、半導体ウエハごとに絶縁膜の膜厚
又は誘電率を測定する工程を含むことが好ましい。
【００２２】第２の半導体集積回路装置の製造方法は、
各半導体ウエハを複数のチップ形成領域に区画する工程
をさらに備え、第３の工程が、半導体ウエハの各チップ
形成領域ごとに、絶縁膜の膜厚又は誘電率を測定する工
程を含むことが好ましい。
【００２３】本発明に係る第３の半導体集積回路装置の
製造方法は、多面体状を有する基体の各面上に絶縁膜を
形成する第１の工程と、絶縁膜の上に機能素子又は配線
を含むマスクパターンを形成し、形成したマスクパター
ンを用いて絶縁膜をパターニングする第２の工程とを備
え、第２の工程は、基体の各面ごとに絶縁膜の膜厚又は
誘電率を測定し、各面ごとにマスクパターンのマスク寸
法を変更する。
【００２４】第３の半導体集積回路装置の製造方法によ
ると、通常用いられる板状の半導体基板に限らず、多面
体の基体であっても、本発明の第１の半導体集積回路装
置の製造方法と同様の効果を得ることができる。
【００２５】本発明に係る第４の半導体集積回路装置の
製造方法は、半導体ウエハ上に互いに大きさが異なるチ
ップ形成領域を形成する。
【００２６】第４の半導体集積回路装置の製造方法によ
ると、ウエハ上において成膜される膜の膜厚にプロセス
変動によるばらつきが生じたとしても、半導体ウエハ上
に互いに大きさが異なるチップ形成領域を形成するた
め、半導体ウエハ上におけるばらつきの程度が小さい領
域に相対的に面積が大きいチップ形成領域を区画する一
方、ばらつきの程度が小さい領域に相対的に面積が小さ
いチップ形成領域を区画すると、プロセス変動量を実質
的に抑制することができる。その結果、素子等の微細化
に対応することができる。
【００２７】本発明に係る第５の半導体集積回路装置の
製造方法は、複数のチップ形成領域を有する半導体ウエ
ハ上に、機能素子又は配線を構成する膜状部材を形成す
る第１の工程と、所定形状を持つマスクパターンを用い
て、膜状部材をパターニングする第２の工程とを備え、
第２の工程において、チップ形成領域ごとにマスクパタ
ーンのマスク寸法が異なる。
【００２８】第５の半導体集積回路装置の製造方法によ
ると、第２の工程においてチップ形成領域ごとにマスク
パターンのマスク寸法が異なるため、膜状部材のパター
ニング時に、第１の工程で膜状部材に生じたプロセス変
動量を実質的に抑制することができるので、素子等の微
細化に対応することができる。
【００２９】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
【００３０】前述したように、従来は、半導体集積回路
装置の製造時において、リソグラフィ工程に用いられる
マスクは、１つの半導体ウエハに対して１種類である。
このため、半導体ウエハ上に成膜された絶縁膜の膜厚又
は誘電率の値のプロセスに起因するプロセス変動量が、
半導体ウエハ上に形成されるトランジスタの電流特性又
は配線容量の変動量に対して及ぼす影響が無視できなく
なってきている。
【００３１】（第１実施例）第１実施例は、絶縁膜の一
例として、ゲート絶縁膜を挙げる。
【００３２】電界効果型トランジスタの電流能力Ｉds
は、［数１］に示すようにゲート絶縁膜の厚さＴoxとゲ
ート長Ｌｇとの関数となっている。
【００３３】
【数１】
【００３４】ここで、Ｗｇはゲート幅を表わし、Ｌｇは
ゲート長を表わし、εは絶縁膜の誘電率を表わし、Ｔox
はゲート絶縁膜の膜厚を表わし、Ｖgsはゲート・ソース
間電位を表わし、Ｖdsはドレイン・ソース間電位を表わ
している。また、βは定数である。
【００３５】一例として、図１に示すように、ロット＃
１において、ゲート絶縁膜の膜厚Ｔoxが所定値よりも大
きい場合にはゲート長Ｌｇを小さくし、逆に、ロット＃
２のように、ゲート絶縁膜の膜厚Ｔoxが所定値よりも小
さい場合にはゲート長Ｌｇを大きくすると、［数１］か
らプロセス変動量を抑制できることが分かる。さらに、
［数１］からトランジスタのゲート幅Ｗｇの値を調整す
ることによっても、Ｉdsのばらつきを抑制できることが
分かる。
【００３６】このように、トランジスタのゲート長Ｌｇ
及びゲート幅Ｗｇは、マスクパターンのパターン寸法に
より修正することができる。このため、種々のパターン
寸法を持つマスクを用意しておき、トランジスタの電気
的特性が最適化されるマスクを選択することにより、ゲ
ート絶縁膜の膜厚のＴoxのプロセス変動量及びウエハ上
におけるばらつきを実質的に抑制することができる。
【００３７】（第２実施例）次に、絶縁膜の他の例とし
て、多層配線における層間絶縁膜を挙げる。
【００３８】図２は、第１の配線層１１とその上の第２
の配線層１２との間に形成された、例えば酸化シリコン
からなる層間絶縁膜１０の断面構成を示している。図２
に示すように、各配線層１１、１２の間の配線容量は層
間絶縁膜１０の膜厚ｔ0 に依存する。この配線容量は、
各信号の配線遅延量を変動させるため、結果的に信号伝
送遅延量を変動させる。このため、図３に示すように、
各遅延回路１３Ａ、１３Ｂ、１３Ｃ同士の接続数、すな
わち段数を変更することにより、信号電送遅延量の変動
を抑制することができる。
【００３９】例えば、図３（ａ）は３段の遅延回路１３
Ａ〜１３Ｃのうちの第１の遅延回路１３Ａのみを接続す
る第１の配線接続パターン１４Ａであり、図３（ｂ）は
第１の遅延回路１３Ａ及び第２の遅延回路１３Ｂを接続
する第２の配線接続パターン１４Ｂであり、図３（ｃ）
は第１の遅延回路１３Ａ、第２の遅延回路１３Ｂ及び第
３の遅延回路１３Ｃのすべてを接続する第３の配線接続
パターン１４Ｃである。これにより、各配線接続パター
ン１４Ａ、１４Ｂ、１４Ｃのうちのいずれを選択するか
により、プロセス変動による層間絶縁膜１０の膜厚ｔ0
のばらつきを実質的に抑制することができる。
【００４０】その結果、層間絶縁膜１０の膜厚ｔ0 が所
定値を超える場合には、配線容量が相対的に大きくなっ
て、信号伝送遅延量が増大するため、例えば第１の配線
接続パターン１４Ａを適用する。逆に、膜厚ｔ0 が所定
値よりも小さい場合には、配線容量が相対的に小さくな
って、信号伝送遅延量が減少するため、例えば第３の配
線接続パターン１４Ｂを適用する。
【００４１】このように、第１の実施形態においては、
マスクを１種類ではなく、プロセス変動量の分布に応じ
て、パターン寸法がそれぞれ異なる複数のマスクを使い
分けることにより、トランジスタの電流特性又は配線容
量の変動量を抑制することができる。
【００４２】従って、同一パターンのマスクであって
も、複数のマスクを余分に用意しなければならないた
め、製造コストが上昇することにもなるが、プロセス変
動量を抑制することによって、チップの歩留まりが向上
するので、コストの面ではほとんど問題とはならない。
【００４３】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
【００４４】第２の実施形態は、例えば２５枚の半導体
ウエハを含むロットごとに、半導体ウエハ上に成膜した
ゲート絶縁膜の膜厚又は誘電率を測定し、測定した値の
平均値を、各ロットごとに、後工程であるゲート絶縁膜
のマスクパターンのサイズの選択に用いる。ここで、ゲ
ート絶縁膜の膜厚は、エリプソメータ又は光干渉式膜厚
測定装置等により測定することができる。
【００４５】図４（ａ）は、８ロット分（＃０〜＃７）
のゲート絶縁膜の膜厚Ｔoxの平均値を表わしている。図
４（ａ）に示すように、ロット＃１、＃４、＃７に含ま
れるゲート絶縁膜の平均値は、第１の所定値Ｔ1 よりも
小さく、ロット＃２、＃５に含まれるゲート絶縁膜の平
均値は、第１の所定値Ｔ1 と第２の所定値Ｔ2 と間にあ
り、残りのロット＃０、＃３、＃６に含まれるゲート絶
縁膜の平均値は第２の所定値Ｔ2 よりも大きい。
【００４６】ここで、図４（ｂ）に示すように、ロット
＃１、＃４、＃７に含まれる半導体ウエハ群を第１グル
ープ２０Ａとし、ロット＃２、＃５に含まれる半導体ウ
エハ群を第２グループ２０Ｂとし、ロット＃０、＃３、
＃６に含まれる半導体ウエハ群を第３グループ２０Ｃと
する。
【００４７】さらに、第１グループ２０Ａに対しては、
第１のレティクル（マスク）２１Ａを用いてパターニン
グし、第２グループ２０Ｂに対しては、第２のレティク
ル（マスク）２１Ｂを用いてパターニングし、第３グル
ープ２０Ｃに対しては、第３のレティクル（マスク）２
１Ｃを用いてパターニングする。なお、各レティクルに
記した”Ｆ”は、口径比の逆数を表わす値を示す。
【００４８】これら３種類のレティクル２１Ａ、２１
Ｂ、２１Ｃを、第１の実施形態で説明したように、トラ
ンジスタのゲート長Ｌｇ又はゲート幅Ｗｇにそれぞれ異
なる値を設定してトランジスタの駆動能力を調整するこ
とにより、ゲート絶縁膜の膜厚のプロセス変動量を抑制
することができる。
【００４９】さらに、層間絶縁膜の膜厚のプロセス変動
をも考慮して、一例として、３種類のゲート長と３種類
の遅延回路用の配線接続パターンとを用意すると、併せ
て９通りの変動パターンを持つマスクを適用することが
できる。
【００５０】なお、ゲート絶縁膜の膜厚Ｔoxは、前述し
たような光学的な測定方法に限らず、電気的に容量を測
定し、ゲート絶縁膜を構成する材料の誘電率から換算し
ても得ることができる。
【００５１】また、第１グループ２０Ａ等のグループ分
けは、ロット単位で行なっているが、ロット間にまたが
るグループ分けを行なっても良い。
【００５２】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。
【００５３】第３の実施形態は、ロット単位ではなく、
各半導体ウエハごとにゲート絶縁膜の膜厚又は誘電率を
測定し、測定した値を各半導体ウエハごとにゲート絶縁
膜のマスクパターンのサイズの選択に用いる。ここで
も、ゲート絶縁膜の膜厚はエリプソメータ等によって測
定する。
【００５４】図５（ａ）は、８枚分（＃０〜＃７）の半
導体ウエハの各ゲート絶縁膜の膜厚Ｔoxを表わしてい
る。図５（ａ）に示すように、ウエハ＃１、＃４、＃７
に含まれるゲート絶縁膜の値は、第１の所定値Ｔ1 より
も小さく、ウエハ＃２、＃５に含まれるゲート絶縁膜の
値は、第１の所定値Ｔ1 と第２の所定値Ｔ2 と間にあ
り、残りのウエハ＃０、＃３、＃６に含まれるゲート絶
縁膜の値は第２の所定値Ｔ 2 よりも大きい。
【００５５】ここで、図５（ｂ）に示すように、ウエハ
＃１、＃４、＃７を第１グループ２２Ａとし、ウエハ＃
２、＃５を第２グループ２２Ｂとし、ウエハ＃０、＃
３、＃６を第３グループ２２Ｃとする。
【００５６】さらに、第１グループ２２Ａに対しては、
第１のレティクル（マスク）２３Ａを用いてパターニン
グし、第２グループ２２Ｂに対しては、第２のレティク
ル（マスク）２３Ｂを用いてパターニングし、第３グル
ープ２２Ｃに対しては、第３のレティクル（マスク）２
３Ｃを用いてパターニングする。
【００５７】これら３種類のレティクル２３Ａ、２３
Ｂ、２３Ｃを、第１の実施形態で説明したように、トラ
ンジスタのゲート長Ｌｇ又はゲート幅Ｗｇにそれぞれ異
なる値を設定してトランジスタの駆動能力を調整するこ
とにより、ゲート絶縁膜の膜厚のプロセス変動量を抑制
することができる。
【００５８】さらに、層間絶縁膜の膜厚のプロセス変動
をも考慮して、一例として、３種類のゲート長と３種類
の遅延回路用の配線接続パターンとを用意すると、併せ
て９通りの変動パターンを持つマスクを適用することが
できる。
【００５９】なお、ゲート絶縁膜の膜厚Ｔoxは、前述し
たような光学的な測定方法に限らず、電気的に誘電率を
測定しても得ることができる。
【００６０】また、第１グループ２２Ａ等のグループ分
けは、同一ロットを想定したが、ロット間にまたがるグ
ループ分けを行なっても良い。
【００６１】（第４の実施形態）以下、本発明の第４の
実施形態について説明する。
【００６２】第４の実施形態は、１つの半導体ウエハの
チップ形成領域又は所定領域に、ゲート絶縁膜の膜厚又
は誘電率を測定するモニタパターンを形成し、モニタパ
ターンの測定値をゲート絶縁膜のマスクパターンのサイ
ズの選択に用いる。
【００６３】（第１実施例）第１実施例は、１つの半導
体ウエハ上の各チップ形成領域ごとに、又は複数のチッ
プ形成領域に対して数か所、例えば５つのチップ形成領
域に対して５か所に、ゲート絶縁膜の膜厚を測定するた
めの、該ゲート絶縁膜と同一の工程で成膜された同一の
絶縁膜からなり、例えば２０μｍ×２０μｍの方形状の
モニタパターンを形成する。
【００６４】モニタパターンの膜厚を測定するには、エ
リプソメータ等で用いても良く、容量を電気的に測定し
て、誘電率から換算しても良い。
【００６５】これにより、適用するマスクパターンに、
トランジスタのゲート長Ｌｇ又はゲート幅Ｗｇにそれぞ
れ異なる値を設定してトランジスタの駆動能力を調整す
ることにより、ゲート絶縁膜の膜厚のプロセス変動量及
び信号電送遅延量を抑制することができる。
【００６６】また、堆積する絶縁膜は、ゲート絶縁膜に
限らず、層間絶縁膜でも良く、この場合には、多段の遅
延回路の配線接続パターンにそれぞれ異なるパターンを
設定すれば良い。
【００６７】（第２実施例）第２実施例は、半導体ウエ
ハのチップ形成領域に限定されずに、半導体ウエハの主
面をマトリクス状の仮想領域に区画しておき、該仮想領
域ごとにゲート絶縁膜の膜厚又は誘電率を測定し、測定
した値をゲート絶縁膜のマスクパターンのサイズの選択
に用いる。
【００６８】例えば、図６（ａ）に示すように、半導体
ウエハ２５の周縁部２５ｂにおけるゲート絶縁膜の膜厚
は、その中央部２５ａの膜厚よりも大きいとする。
【００６９】この場合に、図６（ｂ）に示すように、半
導体ウエハ２５の主面をマトリクス状の仮想領域２６に
区画する。
【００７０】さらに、層間絶縁膜の膜厚のプロセス変動
をも考慮して、この各仮想領域２６に対し、マスクパタ
ーンとして、例えば、３種類のゲート長と３種類の遅延
回路用の配線接続パターンとを用意すると、併せて９通
りの変動パターンを持つマスクを適用することができ
る。これにより、ゲート絶縁膜の膜厚及び信号電送遅延
量のプロセス変動量を抑制することができる。
【００７１】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。
【００７２】第５の実施形態は、図７（ａ）〜図７
（ｃ）に示すように、多面体状の半導体からなる基体の
上面、底面及び側面ごとに、絶縁膜の膜厚又は誘電率を
測定し、各面ごとに測定した値を、後工程である絶縁膜
のマスクパターンのサイズの選択に用いる。
【００７３】従来、半導体集積回路装置を形成する半導
体ウエハは、スライスされた板状（１０１）であり、平
坦な主面のみを用いている。
【００７４】しかしながら。ウエハの大口径化は、今
後、プロセス装置の大面積化に対する均一性の点で行き
詰まる虞があるため、基体の形状も、球体状の基体が既
に用いられていることをも考慮すると、直方体状（１０
２）又は円柱状（１０３）等の、種々の多面体状の基体
が近いうちに登場してくる可能性がある。
【００７５】このとき、等方性のプロセス処理がなされ
たしても、図７（ｄ）及び図７（ｅ）に示すように、多
面体の各面における焦点深度及びエッチング速度は一様
ではない。従って、成膜処理及び加工処理等のプロセス
を均一に行なえる可能性は小さい。
【００７６】そこで、第５の実施形態のように、マスク
のパターンを、多面体の各面ごとにグループ分けするこ
とにより、多面体からなる半導体基体の各面におけるプ
ロセス変動量に依存するばらつきを抑制することが可能
となる。
【００７７】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。
【００７８】第６の実施形態は、図８に示すように、１
つの半導体ウエハ上に互いに異なるチップサイズのチッ
プ形成領域形成されていることを特徴とする。
【００７９】例えば、図８（ａ）に示すように、半導体
ウエハ２５の周縁部２５ｂにおけるゲート絶縁膜の膜厚
は、その中央部２５ａの膜厚よりも大きいとする。
【００８０】この場合に、第６の実施形態においては、
図８（ｂ）に示すように、半導体ウエハ２５の中央部２
５ａには、チップ面積が相対的に大きい第１のチップ形
成領域２７を区画し、周縁部２５ｂには、チップ面積が
相対的に小さい第２のチップ形成領域２８を区画する。
【００８１】例えば、第１のチップ形成領域２７は、配
線長が相対的に長くなるため、チップごとのプロセス変
動量に対する動作マージンが敏感に、すなわち小さくな
る。
【００８２】従って、図８（ａ）に示すように、半導体
ウエハ２５のプロセス変動量が大きい周辺部２５ｂに
は、配線長の影響が小さい第２のチップ形成領域２８を
配置する。逆に、プロセス変動量が小さい中央部２５ａ
には、配線長の影響が現われ易いチップサイズを持つ第
１のチップ形成領域２７を配置している。
【００８３】このように、半導体ウエハ２５上において
プロセス変動量が大きい周辺部２５ｂには、相対的にチ
ップ面積が小さいことによりその動作マージンが大きい
第２のチップ形成領域２８を配置している。
【００８４】このため、プロセス変動量が大きい周辺部
２５ｂから形成される第２のチップ形成領域２８に形成
される半導体集積回路装置であっても、所望の動作特性
を確実に達成することができる。その結果、１つの半導
体ウエハ２５において、プロセス変動量による絶縁膜の
膜厚のばらつきが抑制されることになる。
【００８５】なお、逆に、半導体ウエハ２５の中央部２
５ａの方が、その周縁部２５ｂよりもプロセス変動量が
大きい場合には、中央部２５ａに相対的に面積が小さい
第２のチップ形成領域２８を配置し、周縁部２５ｂに相
対的に面積が大きい第１のチップ形成領域２７を配置す
れば良い。
【００８６】また、半導体ウエハ２５の上に形成する膜
は、ゲート絶縁膜に限られず、成膜時にプロセス変動を
受ける膜であれば良く、例えば、層間絶縁膜又は配線形
成用の導体膜であっても良い。
【００８７】
【発明の効果】本発明に係る半導体集積回路装置の製造
方法によると、プロセス変動量に応じてマスクパターン
のマスク寸法を変更するため、形成した絶縁膜の膜厚又
は誘電率にばらつきが生じたとしても、所望の電気的特
性を得ることができる。その結果、半導体ウエハ上にお
けるプロセス変動量を実質的に抑制することができるの
で、素子等の微細化に対応することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の第１実施例に係る半
導体集積回路装置の製造方法であって、ゲート絶縁膜に
生じるプロセス変動量を、適用（加工）するゲート長に
よって抑制する方法を説明したグラフである。
【図２】本発明の第１の実施形態の第２実施例に係る半
導体集積回路装置の製造方法であって、多層配線層にお
ける配線容量を示す模式的な構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態の第
２実施例に係る半導体集積回路装置の製造方法であっ
て、多段の遅延回路の接続段数を変更する配線接続パタ
ーンを模式的に示した回路図である。
【図４】（ａ）及び（ｂ）は本発明の第２の実施形態に
係る半導体集積回路装置の製造方法を示し、（ａ）はロ
ットごとのゲート絶縁膜の膜厚を示すグラフであり、
（ｂ）はゲート絶縁膜の膜厚に応じて適用するレティク
ルを変更する様子を模式的に表わす図である。
【図５】（ａ）及び（ｂ）は本発明の第３の実施形態に
係る半導体集積回路装置の製造方法を示し、（ａ）はウ
エハごとのゲート絶縁膜の膜厚を示すグラフであり、
（ｂ）はゲート絶縁膜の膜厚に応じて適用するレティク
ルを変更する様子を模式的に表わす図である。
【図６】（ａ）及び（ｂ）は本発明の第４の実施形態の
第２実施例に係る半導体集積回路装置の製造方法を示
し、（ａ）は半導体ウエハ上に形成されるゲート絶縁膜
の膜厚分布を示す平面図及び断面図であり、（ｂ）は半
導体ウエハの主面を仮想領域に区画した平面図である。
【図７】（ａ）〜（ｃ）は本発明の第５の実施形態に係
る半導体集積回路装置の製造方法に用いる半導体からな
る基体を示す斜視図であり、（ｄ）はリソグラフィ工程
における焦点深度の基体表面の形状依存性を示すグラフ
であり、（ｅ）はエッチング工程におけるエッチング速
度の基体表面の形状依存性を示すグラフである。
【図８】（ａ）及び（ｂ）は本発明の第６の実施形態に
係る半導体集積回路装置の製造方法を示し、（ａ）は半
導体ウエハ上に形成されるゲート絶縁膜の膜厚分布を示
す平面図及び断面図であり、（ｂ）は半導体ウエハの主
面を互いに面積が異なるチップ形成領域に区画した平面
図である。
【符号の説明】
１０ 層間絶縁膜 １１ 第１の配線層 １２ 第２の配線層 １３Ａ 第１の遅延回路 １３Ｂ 第２の遅延回路 １３Ｃ 第３の遅延回路 １４Ａ 第１の配線接続パターン（配線パターン） １４Ｂ 第２の配線接続パターン（配線パターン） １４Ｃ 第３の配線接続パターン（配線パターン） ２０Ａ 第１グループ ２０Ｂ 第２グループ ２０Ｃ 第３グループ ２１Ａ 第１のレティクル ２１Ｂ 第２のレティクル ２１Ｃ 第３のレティクル ２２Ａ 第１グループ ２２Ｂ 第２グループ ２２Ｃ 第３グループ ２３Ａ 第１のレティクル ２３Ｂ 第２のレティクル ２３Ｃ 第３のレティクル ２５ 半導体ウエハ ２５ａ 中央部 ２５ｂ 周縁部 ２６ 仮想領域 ２７ 第１のチップ形成領域 ２８ 第２のチップ形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｆターム(参考） 4M104 CC05 DD62 GG09 GG10 GG14 HH14 5F033 HH00 QQ01 VV06 XX03 XX37 5F038 CD09 CD13 CD20 DF01 DT12 EZ20 5F048 AC01 AC10 BA01 BB03 BB16

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエハ上に絶縁膜を形成する第１
    の工程と、 前記絶縁膜の上に、機能素子又は配線を含むマスクパタ
    ーンを形成し、形成したマスクパターンを用いて前記絶
    縁膜をパターニングする第２の工程とを備え、 前記第２の工程において、少なくとも前記第１の工程に
    より前記絶縁膜の膜厚又は誘電率に生じるプロセス変動
    量に応じて、前記マスクパターンのマスク寸法を変更す
    ることを特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 前記絶縁膜は、トランジスタ用のゲート
    絶縁膜であることを特徴とする請求項１に記載の半導体
    集積回路装置の製造方法。
  3. 【請求項３】 前記絶縁膜は、互いに異なる配線層同士
    の間に設けられる層間絶縁膜であることを特徴とする請
    求項１に記載の半導体集積回路装置の製造方法。
  4. 【請求項４】 前記半導体ウエハを、複数のチップ形成
    領域に区画する工程をさらに備え、 前記第２の工程は、前記各チップ形成領域ごとに、前記
    絶縁膜の膜厚又は誘電率を測定する工程を含むことを特
    徴とする請求項１に記載の半導体集積回路装置の製造方
    法。
  5. 【請求項５】 前記マスクパターンは、トランジスタ形
    成用のゲートパターンであり、 前記第２の工程において、前記ゲートパターンのゲート
    長寸法を変更することを特徴とする請求項１に記載の半
    導体集積回路装置の製造方法。
  6. 【請求項６】 前記マスクパターンは、複数の遅延回路
    同士が互いに接続される配線パターンであり、 前記第２の工程において、前記配線パターンを変更する
    ことを特徴とする請求項１に記載の半導体集積回路装置
    の製造方法。
  7. 【請求項７】 前記第２の工程は、前記絶縁膜の膜厚又
    は誘電率をモニタ可能とするモニタパターンを形成する
    工程を含むことを特徴とする請求項１に記載の半導体集
    積回路装置の半導体集積回路装置。
  8. 【請求項８】 それぞれが所定枚数の半導体ウエハを含
    む複数のロットを用意する第１の工程と、 前記各半導体ウエハ上に絶縁膜を形成する第２の工程
    と、 前記各半導体ウエハの絶縁膜上に、機能素子又は配線を
    含むマスクパターンを形成し、形成したマスクパターン
    を用いて前記絶縁膜ごとにパターニングする第３の工程
    とを備え、 前記第３の工程において、前記第２の工程により前記絶
    縁膜の膜厚又は誘電率に生じるプロセス変動量に応じ
    て、前記ロットごとに、前記マスクパターンのマスク寸
    法を変更することを特徴とする半導体集積回路装置の製
    造方法。
  9. 【請求項９】 前記第３の工程は、前記半導体ウエハご
    とに、前記絶縁膜の膜厚又は誘電率を測定する工程を含
    むことを特徴とする請求項８に記載の半導体集積回路装
    置の製造方法。
  10. 【請求項１０】 前記各半導体ウエハを複数のチップ形
    成領域に区画する工程をさらに備え、 前記第３の工程は、前記半導体ウエハの各チップ形成領
    域ごとに、前記絶縁膜の膜厚又は誘電率を測定する工程
    を含むことを特徴とする請求項８に記載の半導体集積回
    路装置の製造方法。
  11. 【請求項１１】 多面体状を有する基体の各面上に絶縁
    膜を形成する第１の工程と、 前記絶縁膜の上に、機能素子又は配線を含むマスクパタ
    ーンを形成し、形成したマスクパターンを用いて前記絶
    縁膜をパターニングする第２の工程とを備え、 前記第２の工程は、前記基体の各面ごとに前記絶縁膜の
    膜厚又は誘電率を測定し、前記各面ごとに、前記マスク
    パターンのマスク寸法を変更することを特徴とする半導
    体集積回路装置の製造方法。
  12. 【請求項１２】 半導体ウエハ上に、互いに大きさが異
    なるチップ形成領域を形成する工程を備えていることを
    特徴とする半導体集積回路装置の製造方法。
  13. 【請求項１３】 複数のチップ形成領域を有する半導体
    ウエハ上に、機能素子又は配線を構成する膜状部材を形
    成する第１の工程と、 所定形状を持つマスクパターンを用いて、前記膜状部材
    をパターニングする第２の工程とを備え、 前記第２の工程において、前記チップ形成領域ごとに、
    前記マスクパターンのマスク寸法が異なることを特徴と
    する半導体集積回路装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005011892A (ja) * 2003-06-17 2005-01-13 Matsushita Electric Ind Co Ltd Ｌｓｉの設計マージンの設定方法
TWI235445B (en) * 2003-09-02 2005-07-01 Nanya Technology Corp Method and device for measuring gate oxide layer thickness of vertical transistor
JP2009025891A (ja) * 2007-07-17 2009-02-05 Nec Electronics Corp 半導体集積回路の設計方法及び設計プログラム
JP2009026829A (ja) * 2007-07-17 2009-02-05 Nec Electronics Corp 半導体集積回路の設計方法及びマスクデータ作成プログラム
US8739096B2 (en) 2011-12-15 2014-05-27 International Business Machines Corporation Micro-electro-mechanical structure (MEMS) capacitor devices, capacitor trimming thereof and design structures
CN112805820A (zh) * 2018-11-30 2021-05-14 北京比特大陆科技有限公司 芯片制造方法及芯片结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459340A (en) * 1989-10-03 1995-10-17 Trw Inc. Adaptive configurable gate array
JP2509755B2 (ja) * 1990-11-22 1996-06-26 株式会社東芝 半導体集積回路製造方法
JP2974821B2 (ja) * 1991-06-19 1999-11-10 沖電気工業株式会社 パターン形成方法
JPH08191107A (ja) * 1995-01-11 1996-07-23 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2874682B2 (ja) * 1997-03-12 1999-03-24 日本電気株式会社 半導体装置
US6121123A (en) * 1997-09-05 2000-09-19 Advanced Micro Devices, Inc. Gate pattern formation using a BARC as a hardmask
JPH11121345A (ja) * 1997-10-21 1999-04-30 Matsushita Electron Corp Ｌｓｉ用パターンのレイアウト作成方法及びｌｓｉ用パターンの形成方法
US6395567B1 (en) * 1998-07-02 2002-05-28 Advanced Micro Devices, Inc. Process control using ideal die data in an optical comparator scanning system
JP2000292903A (ja) * 1999-04-12 2000-10-20 Hitachi Ltd マスクパターンの設計方法および被露光基板の設計方法
JP2001148358A (ja) * 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
JP2001312042A (ja) * 2000-05-01 2001-11-09 Ricoh Opt Ind Co Ltd 濃度分布マスクの製造方法
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US6410351B1 (en) * 2000-07-13 2002-06-25 Advanced Micro Devices, Inc. Method and apparatus for modeling thickness profiles and controlling subsequent etch process
JP2002202585A (ja) * 2000-12-27 2002-07-19 Hitachi Ltd フォトマスクの製造方法および半導体集積回路装置の製造方法
US6687145B2 (en) * 2000-12-29 2004-02-03 Texas Instruments Incorporated Static random access memory cell and method
US6365422B1 (en) * 2001-01-22 2002-04-02 Advanced Micro Devices, Inc. Automated variation of stepper exposure dose based upon across wafer variations in device characteristics, and system for accomplishing same

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