JPS63142656A - セミカスタム半導体集積回路 - Google Patents
セミカスタム半導体集積回路Info
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- JPS63142656A JPS63142656A JP28994386A JP28994386A JPS63142656A JP S63142656 A JPS63142656 A JP S63142656A JP 28994386 A JP28994386 A JP 28994386A JP 28994386 A JP28994386 A JP 28994386A JP S63142656 A JPS63142656 A JP S63142656A
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- capacitor
- integrated circuit
- wiring layer
- input
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ型セミカスタム半導体集積回路に
係り、特に大容量のコンデンサをその内部に組込んだセ
ミカスタム半導体集積回路に関する。
係り、特に大容量のコンデンサをその内部に組込んだセ
ミカスタム半導体集積回路に関する。
近年、市場の要求に伴いゲートアレイ型のセミカスタム
半導体集積回路（以下ゲートアレイと言う）が注目を浴
びている。従来、電子装置はマイコン、メモリ等のＬＳ
Ｉと論理回路に適用するＳＳｌ、ＭＳＩクラスのＴＴＬ
又は０ＭＯ８標準ＩＣとで構成されていたが、装置の小
型化、装置価格の低廉化、信頼性および性能を向上させ
ていくために論理回路部のＬＳＩ化の必要性が生じてい
る。
半導体集積回路（以下ゲートアレイと言う）が注目を浴
びている。従来、電子装置はマイコン、メモリ等のＬＳ
Ｉと論理回路に適用するＳＳｌ、ＭＳＩクラスのＴＴＬ
又は０ＭＯ８標準ＩＣとで構成されていたが、装置の小
型化、装置価格の低廉化、信頼性および性能を向上させ
ていくために論理回路部のＬＳＩ化の必要性が生じてい
る。
ゲートアレイはカスタムＬＳＩで、オリジナルＬＳＩを
開発することができ機密も保持できる上に、フルカスタ
ムＬＳＩに比較して大幅な納期短縮が図れる等のメリッ
トを有している。
開発することができ機密も保持できる上に、フルカスタ
ムＬＳＩに比較して大幅な納期短縮が図れる等のメリッ
トを有している。
セミカスタムのゲートアレイチップでは、多数の基本セ
ルがシリコンウェハー上にアレイ状に多数配列されてい
る。チップの周辺には多数の入出力セルやボンディング
パッドが形成されている。
ルがシリコンウェハー上にアレイ状に多数配列されてい
る。チップの周辺には多数の入出力セルやボンディング
パッドが形成されている。
購入者からの注文によりこのゲートアレイを用いて実現
すべき論理回路図が決定されると、それに基づいて例え
ばＡ１電極の２層配線により必要なセル間や入出力セル
が結線される。従って、ゲートアレイに於いては、設計
者が結合や配線を指定することにより任意の論理関数を
生成させることができるが、カスタム設計のＶＬＳ Ｉ
に比較してチップ面積の使用効率は低く、どうしても使
用されない基本セル、入出力セル及びボンディングパッ
ドが生じてしまう。
すべき論理回路図が決定されると、それに基づいて例え
ばＡ１電極の２層配線により必要なセル間や入出力セル
が結線される。従って、ゲートアレイに於いては、設計
者が結合や配線を指定することにより任意の論理関数を
生成させることができるが、カスタム設計のＶＬＳ Ｉ
に比較してチップ面積の使用効率は低く、どうしても使
用されない基本セル、入出力セル及びボンディングパッ
ドが生じてしまう。
集積回路内には、電源回路のデカンブリングコンデンサ
のように、大容量のコンデンサが必要とされるケースが
ある。
のように、大容量のコンデンサが必要とされるケースが
ある。
例えばＣＭ Ｌ （Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇ
ｉｃ）回路を基本回路とする集積回路では、通常カレン
ト・スイッチを行う複数のトランジスタのうち、１個の
トランジスタのベース端子に比較基準電位が供給される
。この基準電位が供給されたトランジスタのスイッチン
グ時には基準電位供給配線上に過渡的な電位変動が生じ
、スイッチング時間が不安定になり、回路が発振し易く
なる。これを解決するために、基準電位供給配線と最高
固定配線の間にコンデンサを設けている（例えば特開昭
６０−１１５２４３号公報参照）。
ｉｃ）回路を基本回路とする集積回路では、通常カレン
ト・スイッチを行う複数のトランジスタのうち、１個の
トランジスタのベース端子に比較基準電位が供給される
。この基準電位が供給されたトランジスタのスイッチン
グ時には基準電位供給配線上に過渡的な電位変動が生じ
、スイッチング時間が不安定になり、回路が発振し易く
なる。これを解決するために、基準電位供給配線と最高
固定配線の間にコンデンサを設けている（例えば特開昭
６０−１１５２４３号公報参照）。
しかしこの場合、容量はＰＮ接合によって形成されてい
るので、その容量値を大きくする事ができないという問
題があった。
るので、その容量値を大きくする事ができないという問
題があった。
勿論、容量を必要とするケースはこれのみならずその他
のスイッチング回路等でも要望されている。
のスイッチング回路等でも要望されている。
しかしながら半導体集積回路中に大容量のコンデンサを
形成するには、大面積が必要とされ、限られたチップサ
イズの中でそれを実現する事が困難であった。
形成するには、大面積が必要とされ、限られたチップサ
イズの中でそれを実現する事が困難であった。
従って、本発明は、ゲートアレイ型セミカスタム半導体
集積回路中に大容量のコンデンサを形成する事をその目
的とする。
集積回路中に大容量のコンデンサを形成する事をその目
的とする。
本発明に於いては、多層配線を有するゲートアレイ型セ
ミカスタム半導体集積回路に於いて、未使用のボンディ
ングパッド領域、未使用の入出力セル領域又は未使用の
基本セル領域のうちの少なくとも一つの領域に、第１導
電層、第２導電層及びこれらの導電層の間の層間絶縁層
から構成されるコンデンサを形成することにより、上記
問題点を解決した。
ミカスタム半導体集積回路に於いて、未使用のボンディ
ングパッド領域、未使用の入出力セル領域又は未使用の
基本セル領域のうちの少なくとも一つの領域に、第１導
電層、第２導電層及びこれらの導電層の間の層間絶縁層
から構成されるコンデンサを形成することにより、上記
問題点を解決した。
ゲートアレイに於いては、ポンディングバンド、入出力
セル及び基本セルは、その品種ごとに個数、位置が予め
定められ各種注文に対処できるように構成されているの
で、利用者の注文により実際に配線したときかなりの数
のボンディングパッド、入出力セル及び基本セルが未使
用のままで残ってしまう。
セル及び基本セルは、その品種ごとに個数、位置が予め
定められ各種注文に対処できるように構成されているの
で、利用者の注文により実際に配線したときかなりの数
のボンディングパッド、入出力セル及び基本セルが未使
用のままで残ってしまう。
そこで、本発明に於いては、これらの未使用の領域に第
１の導電層、第２の導電層及びこれらの導電層の間の層
間絶縁層によりコンデンサを形成し、所望の大容量のコ
ンデンサを提供する。
１の導電層、第２の導電層及びこれらの導電層の間の層
間絶縁層によりコンデンサを形成し、所望の大容量のコ
ンデンサを提供する。
実施例■
第１図（Ａ）、（Ｂ）、（Ｃ）により、本発明の第１実
施例を説明する。
施例を説明する。
第１図（Ａ）は、コンデンサを使われているボンディン
グパッド７以外のボンディングパッド領域に設けた例で
、そのＡ−Ａ”線の断面図が第１図（Ｃ）に示されてい
る。基板１上に設けられた５ｉＯｚ等の絶縁層２上に、
第１の配線層つまり導電層である下層配線層３が形成さ
れる。その上にＳ、Ｏ□等の層間絶縁層４を成長させて
、さらに第２の配線層、つまり導電層である上層配線層
５を形成する。これら２層の配線層３．５と層間絶縁層
４によりコンデンサが形成される。その後、プラズマＣ
ＶＤ法によりＳ、ｆｆＮ４膜がパッシベーション膜６と
して形成される。
グパッド７以外のボンディングパッド領域に設けた例で
、そのＡ−Ａ”線の断面図が第１図（Ｃ）に示されてい
る。基板１上に設けられた５ｉＯｚ等の絶縁層２上に、
第１の配線層つまり導電層である下層配線層３が形成さ
れる。その上にＳ、Ｏ□等の層間絶縁層４を成長させて
、さらに第２の配線層、つまり導電層である上層配線層
５を形成する。これら２層の配線層３．５と層間絶縁層
４によりコンデンサが形成される。その後、プラズマＣ
ＶＤ法によりＳ、ｆｆＮ４膜がパッシベーション膜６と
して形成される。
なおボンディングパッドは、下層配線層の上に絶縁層を
形成したあとこれに穴を開け、上層配線層を形成するこ
とにより構成する場合もあるので、この穴を開けなけれ
ばそのままコンデンサとなる。
形成したあとこれに穴を開け、上層配線層を形成するこ
とにより構成する場合もあるので、この穴を開けなけれ
ばそのままコンデンサとなる。
第１図（Ｂ）は、コンデンサを未使用の入出力セル領域
８に形成した状態を示す。入出力セル領域８′のセルは
、そのまま使用されるが、入出力セル領域８′に於いて
は、セルは使用されずその能動領域の上にコンデンサが
第１図（Ａ）の場合と同様な方法で形成される。したが
ってＢ−Ｂ ’線の断面図は第１図（Ｃ）に示すものと
同様になる。
８に形成した状態を示す。入出力セル領域８′のセルは
、そのまま使用されるが、入出力セル領域８′に於いて
は、セルは使用されずその能動領域の上にコンデンサが
第１図（Ａ）の場合と同様な方法で形成される。したが
ってＢ−Ｂ ’線の断面図は第１図（Ｃ）に示すものと
同様になる。
同様にして、未使用の基本セルの上にもコンデンサを形
成することができる。
成することができる。
実施例■
次に第２図（Ａ）、（Ｂ）により、本発明のＣＭ ＯＳ
型ゲートアレイに適用した第２実施例を説明する。
型ゲートアレイに適用した第２実施例を説明する。
この第２実施例では、入出力セル領域８．８′上に２種
類の電源線１１．１２があって、両者はデカップリング
コンデンサにより接続されている。
類の電源線１１．１２があって、両者はデカップリング
コンデンサにより接続されている。
第２実施例においてこのデカップリングコンデンサは、
第２図（Ａ）の上面図と第２図（Ｂ）の断面図に示され
るように未使用の入出力セル領域８と未使用のボンディ
ングパッド領域に形成されている。
第２図（Ａ）の上面図と第２図（Ｂ）の断面図に示され
るように未使用の入出力セル領域８と未使用のボンディ
ングパッド領域に形成されている。
通常の方法により例えばＮ型Ｓ、基板上に０ＭＯ３，Ｐ
ＭＯ３及びＮＭＯ５からなる入出力セル領域８．８′を
形成した後、ＳｉＯ，膜等の絶縁層２を全面に成長させ
る。入出力セル領域８′部分にはコンタクト窓が開けら
れ、必要な部所と接続される。
ＭＯ３及びＮＭＯ５からなる入出力セル領域８．８′を
形成した後、ＳｉＯ，膜等の絶縁層２を全面に成長させ
る。入出力セル領域８′部分にはコンタクト窓が開けら
れ、必要な部所と接続される。
この時に使用される配線層３．５が本実施例に於るコン
デンサの電極にも利用される。下層配線層３は層間絶縁
層４に形成されたピアホール１０を介して、電源線（ｂ
）１２に接続されている。
デンサの電極にも利用される。下層配線層３は層間絶縁
層４に形成されたピアホール１０を介して、電源線（ｂ
）１２に接続されている。
一方コンデンサの他方の電極である上層配線層５は電源
線（ａ）１１と接続され、電源線（ａ）１１と電源線（
ｂ）１２の間にデカップリングコンデンサが接続される
ことになる。
線（ａ）１１と接続され、電源線（ａ）１１と電源線（
ｂ）１２の間にデカップリングコンデンサが接続される
ことになる。
上層配線層５と下層配線層３は同一の大きさ、形状であ
るので、第２図（Ａ）に於て下層配線３は上層配線層５
の下に隠れて明示されていない。
るので、第２図（Ａ）に於て下層配線３は上層配線層５
の下に隠れて明示されていない。
コンデンサ電極の大きさを例えば１５０Ｘ３５０μｍと
し、層間絶縁層４を例えば厚さ０．８μｍの８．０□膜
（比誘電率εｓ ”３．９ ）としたとき、コンデンサ
１個当たりの容量値は２．３ ｐＦとなった。
し、層間絶縁層４を例えば厚さ０．８μｍの８．０□膜
（比誘電率εｓ ”３．９ ）としたとき、コンデンサ
１個当たりの容量値は２．３ ｐＦとなった。
このコンデンサの容量性リアクタンスは、ＩＭＨｚに対
して６９．０ ｋΩ、１００ＭＨｚに対して６９０Ωで
あった。
して６９．０ ｋΩ、１００ＭＨｚに対して６９０Ωで
あった。
なお、コンデンサ電極の大きさを１００Ｘ１００μｍと
し、層間絶縁層４に厚さ０．８ μｍのＳ。
し、層間絶縁層４に厚さ０．８ μｍのＳ。
０□膜を用いた場合、その容量値は０．４３ｐＦとなり
、同じ条件でＳ ｉ３Ｎ、膜を用いると０．８３ｐＦの
容量値が得られた。
、同じ条件でＳ ｉ３Ｎ、膜を用いると０．８３ｐＦの
容量値が得られた。
実際のゲートアレイ製品では、回路規模から適当なマス
ターチップを選択するが、回路規模と入出力信号数が該
当するマスターチップの構成と合わない場合も少なくな
い。−例として回路規模が約３０００ゲートで信号線数
が２６本と少ない場合には、電流ビンを余裕を持って１
０ピンはど使用してもマスターチップに用意されたポン
ディ・ングパソド部、入出力セル領域のうち９０ケ所が
未使用となることもある。これらの領域全てにコンデン
サを形成したとき、総計２０７ｐＦの容量値が得られる
。
ターチップを選択するが、回路規模と入出力信号数が該
当するマスターチップの構成と合わない場合も少なくな
い。−例として回路規模が約３０００ゲートで信号線数
が２６本と少ない場合には、電流ビンを余裕を持って１
０ピンはど使用してもマスターチップに用意されたポン
ディ・ングパソド部、入出力セル領域のうち９０ケ所が
未使用となることもある。これらの領域全てにコンデン
サを形成したとき、総計２０７ｐＦの容量値が得られる
。
本発明は、ゲートアレイに於て使用されずに残るボンデ
ィングパッド、入出力セル領域及び基本セルに、既存の
工程に何ら変更を加えることなくコンデンサを形成した
ので、チップ面積が有効に利用でき、また、従来装置に
比較して格段に大きな容量値が得られるので例えば電源
のデカップリング用にこれを利用した場合は、電源ノイ
ズが容易に除去され、ノイズによる誤動作が防止される
。
ィングパッド、入出力セル領域及び基本セルに、既存の
工程に何ら変更を加えることなくコンデンサを形成した
ので、チップ面積が有効に利用でき、また、従来装置に
比較して格段に大きな容量値が得られるので例えば電源
のデカップリング用にこれを利用した場合は、電源ノイ
ズが容易に除去され、ノイズによる誤動作が防止される
。
第１図（Ａ）は、ボンディングパッド領域にコンデンサ
を設けた実施例、第１図（Ｂ）は入出力セル領域にコン
デンサを設けた実施例、第１図（Ｃ）は第１図（Ａ）、
（Ｂ）の断面図を示す。 第２図（Ａ）は、２種類の電源線間にコンデンサを形成
した第２実施例を示した上面図で、第２図（Ｂ）はその
断面図である。 １−・・基板 ２−・・絶縁層３− 下層配
線層 ４− 層間絶縁層５−・上ＦＨａ＆ｉ［６−
パッシベーション層７−・ボンディングパッド ８．８′ −・・・入出力セル領域 ９ ・−素子間分離用熱酸化膜 １０ ・・−・ピアホール １１−・電源線（ａ）１
２−・電源ｖＡ（ｂ） 特許出願人 富士ゼロックス株式会代理人弁理士
山 谷 晧 榮 第１図
を設けた実施例、第１図（Ｂ）は入出力セル領域にコン
デンサを設けた実施例、第１図（Ｃ）は第１図（Ａ）、
（Ｂ）の断面図を示す。 第２図（Ａ）は、２種類の電源線間にコンデンサを形成
した第２実施例を示した上面図で、第２図（Ｂ）はその
断面図である。 １−・・基板 ２−・・絶縁層３− 下層配
線層 ４− 層間絶縁層５−・上ＦＨａ＆ｉ［６−
パッシベーション層７−・ボンディングパッド ８．８′ −・・・入出力セル領域 ９ ・−素子間分離用熱酸化膜 １０ ・・−・ピアホール １１−・電源線（ａ）１
２−・電源ｖＡ（ｂ） 特許出願人 富士ゼロックス株式会代理人弁理士
山 谷 晧 榮 第１図
Claims (1)
- 多層配線層を有するゲートアレイ型セミカスタム半導体
集積回路において、未使用のボンディングパッド領域、
未使用の入出力セル領域又は未使用の基本セル領域のう
ちの少なくとも１つの領域に、第１、第２の導電層及び
これらの導電層の間の層間絶縁層から構成されるコンデ
ンサを形成したことを特徴とするセミカスタム半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28994386A JPS63142656A (ja) | 1986-12-05 | 1986-12-05 | セミカスタム半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28994386A JPS63142656A (ja) | 1986-12-05 | 1986-12-05 | セミカスタム半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142656A true JPS63142656A (ja) | 1988-06-15 |
Family
ID=17749745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28994386A Pending JPS63142656A (ja) | 1986-12-05 | 1986-12-05 | セミカスタム半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142656A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306649A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 半導体集積回路装置 |
| JPH0316173A (ja) * | 1989-06-14 | 1991-01-24 | Fujitsu Ltd | セミカスタム集積回路装置 |
| JPH03106055A (ja) * | 1989-09-20 | 1991-05-02 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
| WO1992011701A2 (en) * | 1990-12-18 | 1992-07-09 | Vlsi Technology Inc. | Reduction of noise on power and ground inputs to an integrated circuit |
| US6476459B2 (en) * | 1998-07-15 | 2002-11-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with capacitor formed under bonding pad |
| JP2005026454A (ja) * | 2003-07-02 | 2005-01-27 | Toshiba Corp | 容量素子、半導体集積回路及びこれらの製造方法 |
| KR100479823B1 (ko) * | 2002-07-19 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체소자의 디커플링 캐패시터 및 그 형성방법 |
| WO2006018891A1 (ja) * | 2004-08-20 | 2006-02-23 | Fujitsu Limited | 半導体装置及びその設計方法 |
-
1986
- 1986-12-05 JP JP28994386A patent/JPS63142656A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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