JP2752262B2 - １チップｌｓｉの製造方法 - Google Patents
１チップｌｓｉの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ処理装置等のシス
テム構成の簡単化をはかった大規模集積回路装置の製造
方法に関する。 【０００２】 【従来の技術】パーソナルコンピュータ等のシステムを
構成するには、通常複数個のＬＳＩ（大規模集積回路）
を組み合わせて使う。これらはＣＰＵ（中央処理装
置）、ＲＯＭ（リード・オンリ・メモリ）、ＲＡＭ（ラ
ンダム・アクセス・メモリ）、キー入力制御部、シリア
ル入出力部、パラレル入出力部、カウンタタイミング制
御部、表示駆動部等多くのチップになり、各チップ間の
相互配線はプリント基板によりなされる。ところがこの
方法は、プリント基板上の相互配線が複雑で製作に手間
がかかり、コストアップの原因となる。またプリント配
線の静電容量が大きいため、各チップのスピードが早く
なっても、システム全体のスピードアップにつながらな
い。また故障率が高い等の理由から、ユーザとしての要
求は“システムに使用される複数個のＬＳＩを１チップ
化出来ないか”という要求が大変強い。 【０００３】上記１チップ化の要求に応える方法として
は、（イ）全システムを再度設計して新たな１チップＬ
ＳＩをつくる、（ロ）複数個のチップを１つのパッケー
ジの中に封入していわゆるハイブリッドＩＣ（集積回
路）とする、等が考えられる。上記（イ）項のシステム
を再設計する方法の場合、現在ある設計手法としては、
［１］全て手設計による方法、［２］電算機を導入した
ビルディングブロック方式の自動設計による方法、
［３］ゲートアレイ等による自動設計、等がある。これ
ら［１］〜［３］ともいずれも利点／欠点があるが、再
設計の最大の欠点は、「各チップはすでに開発されて、
機能、特性とも充分評価され可となっているのに、また
同様のものを再度設計するため、設計、評価の手順をも
う一度踏まねばならぬ」ことである。従って設計ミスの
おそれがあったり、開発時間がかかる等種々の問題があ
り、能がない方法と云わざるを得ない。 【０００４】上記（ロ）項のハイブリッドＩＣの方法
は、これは外部から見ると１個の部品として見えるだけ
で、上記プリント基板に複数個のチップを実装し、配線
する方法を単に小さくしただけにすぎない。勿論小さく
しただけのメリットはそれなりにあるが、実際の実装技
術として、どれだけの個数のチップがハイブリッド化で
きるか疑問が残るところであり、実現出来たとしても相
当のコストアップとなるであろう。 【０００５】 【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、再設計、ハイブリッド化いずれと
も異なる新たなシステムの１チップ化を可能とする大規
模集積回路装置の製造方法を提供しようとするものであ
る。 【０００６】 【課題を解決するための手段と作用】本発明は、複数の
ボンディングパッド相当用パッドを有し、かつすでに機
能が確認されている集積回路のその機能を遂行するのに
必要とする複数のチップ相当領域を、同一半導体基板に
同時に形成する工程と、前記チップ相当領域上に配線層
の層間絶縁膜を形成する工程と、前記複数のチップ相当
領域のボンデイングパッド相当用パッド間、及び前記ボ
ンディングパッド相当用パッドと前記半導体基板のボン
ディングパッド間を前記層間絶縁膜上に設けられる電極
配線層でそれぞれ選択的に接続する工程とを具備したこ
とを特徴とする大規模集積回路装置の製造方法である。 【０００７】本発明は所望の装置を実現するのに、既に
設計評価されている各チップのパターンをそのまま使用
して１チップ化するようにしたものである。しかも上記
のようにすれば、従来ばらばらに形成されていた各チッ
プ及びそれらの間の配線を、１つの半導体基板に一挙に
形成することができる。 【０００８】 【実施例】以下図面を参照して本発明の実施例を説明す
る。図１において１は半導体チップ、Ａ，Ｂはチップ１
内で同一工程でいっしょに形成されたチップ相当領域
で、これら領域はそれぞれ以前にチップＡ、チップＢと
して評価ずみのものである。２，３はチップ相当領域
Ａ，Ｂが以前チップＡ，Ｂであった時のボンディングパ
ッド（これを仮にインナーボンディングパッドという
が、本発明ではボンディングパッド相当用パッドとい
う）、４はチップ１のボンディングパッド（これを仮に
アウターボンディングパッドという）である。このよう
に既に評価確認ずみのチップ相当領域ＡとＢを適当なス
ペース５を置いてチップ１内に配置形成する。このスペ
ース５はチップ相当領域Ａ，Ｂ間の相互配線６の配線領
域であり、また周縁付近には１チップ化した後にＬＳＩ
からのリード端子として外部と接続するためのボンディ
ングパッドとの配線（これを仮に外部配線という）７に
使用される配線領域も設けられる。即ち、チップ相当領
域ＡとＢ間の相互配線６を、領域Ａ，Ｂ各々が有してい
る該当ボンディングパッド間で上記配線領域５を利用し
て領域Ａ，Ｂのプロセスによる配線層（ポリシリコン，
アルミニウム等）でつくる。更に外部配線７に相当する
ボンディングパッド４をチップ周辺に必要個数レイアウ
トし、外部配線７を、該当する領域Ａ，Ｂのボンディン
グパッド２，３とアウターボンディングパッド４の間
で、やはりポリシリコン，アルミニウム等でつくる。図
２は図１の一部断面を示すもので、１１はチップ相当領
域ＡまたはＢのトランジスタ領域、１２はＮ型基板、１
３，１４はＰ+ 型ソース，ドレイン領域、 【０００９】１５は絶縁膜、１６はポリシリコンゲート
電極、１７はアルミニウム配線、１８は配線領域５での
配線交差領域で、１７1 ，１７2は図１の配線６に対応
するアルミニウム配線層、１９はポリシリコン配線層で
ある。 【００１０】上記例は、各チップ相当領域の相互配線及
び外部配線を、各チップのウエハプロセスを変えること
なく配線領域５を設けることにより実現する手法であっ
た。いわばプリント基板配線をチップと同一ウエハ上に
配線領域を設けて焼きつけたものであり、１チップ化後
のチップサイズは各チップ相当領域Ａ，Ｂの合成面積よ
り配線領域５分だけ大きくなるが、次に示す例は図１、
図２の例を改良し、配線領域５をほとんど零にすること
ができる１チップ化の手法で本発明の実施例である。 【００１１】図３，図４がその例を示すものであるが、
ここでは説明を簡単にするためにチップ相当領域Ａ，Ｂ
それぞれは、図１，図２の場合と同様シリコンゲートプ
ロセスで構成されたＬＳＩとする。従ってチップ相当領
域Ａ，Ｂは各々配線層として、ソース、ドレインを形成
する不純物拡散層（Ｐ+ ，Ｎ+ 拡散等）、ゲート電極を
構成するポリシリコン層、そして通常配線層として多用
されるメタル配線層の３種類を有し、それらはチップ
Ａ，Ｂ上で回路構成に応じて電気的に絶縁されたり、結
合されたりする。チップ相当領域Ａ，Ｂの入力信号及び
出力信号は、通常チップ周辺に配置されたボンディング
パッド４よりパッケージのリードの結合されてＬＳＩの
外部と接続される。ボンディングパッドはメタル層で形
成されるのが通常である。 【００１２】図４は図３の一部断面を示すものである
が、これは図２に対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略し、特徴とする点
を説明する。図４において２１はＰウエル層、２２，２
３はＮチャネル型トランジスタ２５のソース，ドレイン
層、２４はポリシリコンよりなるゲート電極、２６は層
間絶縁膜、２７はこの絶縁膜上に設けられた第２層目の
アルミニウム配線層で、図３の配線６または７と対応す
るものである。２８はアルミニウム配線１７，２７間を
つなぐためのコンタクトである。 【００１３】このように図３、図４の手法は、絶縁膜２
６を挟んでメタル配線１７，２７を形成し、この第２層
目のメタル配線層をチップ相当領域Ａ，Ｂ間の相互配線
６及び外部配線７として使用する。第２層目のメタル配
線２７による信号は、チップ相当領域Ａ，Ｂ各々の入出
力信号（電源含む）のみでよい。また第２層目のメタル
配線２７と第１層目のメタルにより形成されたインナー
ボンディングパッド間に電気的結合が必要だが、これは
層間絶縁膜２６を必要な個所のみ写真触刻技術にて除去
し、層間のコンタクトホールをつくることより可能であ
る。このようなコンタクト２８を通常ビア・コンタクト
（ＶＩＡ ｃｏｎｔａｃｔ）と称している。即ちボンデ
ィングパッド２または３の上にビア・コンタクトをつく
り、その上に第２層目のメタル（アルミニウム）を蒸着
することで各層のメタル配線が結合される。しかしビア
・コンタクトは必ずしもボンディングパッド２または３
上に形成する必要がないことは明らかである。チップ相
当領域Ａ，Ｂが複合された新ＬＳＩも、最終的にＬＳＩ
外部と信号伝達するボンディングパッド（アウターボン
ディングパッド）４が必要であるが、これは第２層目の
メタルで形成する。 【００１４】図３，図４の如く構成されたＬＳＩにあっ
ては、チップ相当領域Ａ，Ｂ上に第２層目の配線２７が
形成でき、図１の場合のように特に配線領域５を特に設
ける必要がないため、チップサイズを小さくできる。ま
た第１層目と第２層目の配線の交差点にアルミニウムを
使用できるため、該抵抗を小に保持できて高速設計が可
能となる。また第１層目の配線１７と第２層目の配線２
７は同一平面上で交差しないため、配線設計の自由度が
増すものである。 【００１５】図５は図３，図４の手法を用いたパターン
配置例である。Ａ〜Ｅが既に開発され機能が確認されて
いるＬＳＩ（チップ相当領域）で、同一チップ相当領域
が重複しても可である（例えばＤ＝Ｅ）。また各チップ
相当領域間の配線は第２層目のアルミニウム配線２７
（図５の配線６または７に相当）でつくる。各チップ相
当領域が本来有しているパッド２，３と第２層目の配線
６，７はビア・コンタクトで接続する。外周のパッド４
が新ＬＳＩのボンディングパッドとなり、第２層目のア
ルニウムでつくるものである。 【００１６】なお本発明は実施例のみに限られることな
く種々の応用が可能である。例えば実施例では、チップ
相当領域Ａ，Ｂ等の構造がシリコンゲート型の場合を説
明したが、アルミニウムゲート型、タングステンゲート
型、モリブデンゲート型等種々の場合に適用できる。ま
た配線のメタル材料としては、アルミニウムのみに限ら
ずタングステン，モリブテン等種々の材料が使用でき
る。また実施例ではチップ相当領域Ａ，Ｂの外側領域に
アウターボンディングパッド４を形成しているが、パタ
ーン形状が許せばチップ相当領域Ａ，Ｂのボンディング
パッド２，３と同一ライン上にパッド４を形成してもよ
い。またメタル配線層としてアルミニウムを用いた２層
配線の場合を説明したが、３層，４層等の多層配線とし
てもよい。 【００１７】 【発明の効果】以上説明した如く本発明によれば、チッ
プ相当領域は従来のチップ構成にほとんど手を加えない
ので、機能、特性共に評価ずみのものが同一プロセスで
そのまま１チップ化できる。また１チップ化できるた
め、従来のプリント基板を用いるものと比べ信頼性が向
上する。また本装置を得るのに従来のウエハプロセスを
そのまま利用でき、製造工程の簡単化が可能である。ま
たチップ相当領域上に第２層目以降の配線が形成できる
ためチップサイズの縮小が可能である。また、第１、第
２層目等の交差配線部に共にアルミニウムを使用できる
ため、抵抗を小にできて高速設計が可能となる。また第
２層目以降の配線は第１層目のそれと同一平面上で交差
しないため、配線設計の自由度が増すものである。また
本発明では、配線６に、機械的接続（ボンディングワイ
ヤによる）を用いない通常のＩＣプロセスによるＩＣ配
線が可能で、大幅なＩＣ微細化が可能となるし、この事
に加えて本発明は、ＩＣチップ内でのボンディングおよ
びボンディングワイヤの交差部も生じないことから、量
産性に優れ、また工程が簡単化される利点もある。また
本発明は、チップ内でのボンディングが不要だから、ボ
ンディング回数が減ると共にチップに機械的ストレスを
与える機会が大幅に減少する。したがってこの点でも従
来の装置と比べ、信頼性が向上するものである。
テム構成の簡単化をはかった大規模集積回路装置の製造
方法に関する。 【０００２】 【従来の技術】パーソナルコンピュータ等のシステムを
構成するには、通常複数個のＬＳＩ（大規模集積回路）
を組み合わせて使う。これらはＣＰＵ（中央処理装
置）、ＲＯＭ（リード・オンリ・メモリ）、ＲＡＭ（ラ
ンダム・アクセス・メモリ）、キー入力制御部、シリア
ル入出力部、パラレル入出力部、カウンタタイミング制
御部、表示駆動部等多くのチップになり、各チップ間の
相互配線はプリント基板によりなされる。ところがこの
方法は、プリント基板上の相互配線が複雑で製作に手間
がかかり、コストアップの原因となる。またプリント配
線の静電容量が大きいため、各チップのスピードが早く
なっても、システム全体のスピードアップにつながらな
い。また故障率が高い等の理由から、ユーザとしての要
求は“システムに使用される複数個のＬＳＩを１チップ
化出来ないか”という要求が大変強い。 【０００３】上記１チップ化の要求に応える方法として
は、（イ）全システムを再度設計して新たな１チップＬ
ＳＩをつくる、（ロ）複数個のチップを１つのパッケー
ジの中に封入していわゆるハイブリッドＩＣ（集積回
路）とする、等が考えられる。上記（イ）項のシステム
を再設計する方法の場合、現在ある設計手法としては、
［１］全て手設計による方法、［２］電算機を導入した
ビルディングブロック方式の自動設計による方法、
［３］ゲートアレイ等による自動設計、等がある。これ
ら［１］〜［３］ともいずれも利点／欠点があるが、再
設計の最大の欠点は、「各チップはすでに開発されて、
機能、特性とも充分評価され可となっているのに、また
同様のものを再度設計するため、設計、評価の手順をも
う一度踏まねばならぬ」ことである。従って設計ミスの
おそれがあったり、開発時間がかかる等種々の問題があ
り、能がない方法と云わざるを得ない。 【０００４】上記（ロ）項のハイブリッドＩＣの方法
は、これは外部から見ると１個の部品として見えるだけ
で、上記プリント基板に複数個のチップを実装し、配線
する方法を単に小さくしただけにすぎない。勿論小さく
しただけのメリットはそれなりにあるが、実際の実装技
術として、どれだけの個数のチップがハイブリッド化で
きるか疑問が残るところであり、実現出来たとしても相
当のコストアップとなるであろう。 【０００５】 【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、再設計、ハイブリッド化いずれと
も異なる新たなシステムの１チップ化を可能とする大規
模集積回路装置の製造方法を提供しようとするものであ
る。 【０００６】 【課題を解決するための手段と作用】本発明は、複数の
ボンディングパッド相当用パッドを有し、かつすでに機
能が確認されている集積回路のその機能を遂行するのに
必要とする複数のチップ相当領域を、同一半導体基板に
同時に形成する工程と、前記チップ相当領域上に配線層
の層間絶縁膜を形成する工程と、前記複数のチップ相当
領域のボンデイングパッド相当用パッド間、及び前記ボ
ンディングパッド相当用パッドと前記半導体基板のボン
ディングパッド間を前記層間絶縁膜上に設けられる電極
配線層でそれぞれ選択的に接続する工程とを具備したこ
とを特徴とする大規模集積回路装置の製造方法である。 【０００７】本発明は所望の装置を実現するのに、既に
設計評価されている各チップのパターンをそのまま使用
して１チップ化するようにしたものである。しかも上記
のようにすれば、従来ばらばらに形成されていた各チッ
プ及びそれらの間の配線を、１つの半導体基板に一挙に
形成することができる。 【０００８】 【実施例】以下図面を参照して本発明の実施例を説明す
る。図１において１は半導体チップ、Ａ，Ｂはチップ１
内で同一工程でいっしょに形成されたチップ相当領域
で、これら領域はそれぞれ以前にチップＡ、チップＢと
して評価ずみのものである。２，３はチップ相当領域
Ａ，Ｂが以前チップＡ，Ｂであった時のボンディングパ
ッド（これを仮にインナーボンディングパッドという
が、本発明ではボンディングパッド相当用パッドとい
う）、４はチップ１のボンディングパッド（これを仮に
アウターボンディングパッドという）である。このよう
に既に評価確認ずみのチップ相当領域ＡとＢを適当なス
ペース５を置いてチップ１内に配置形成する。このスペ
ース５はチップ相当領域Ａ，Ｂ間の相互配線６の配線領
域であり、また周縁付近には１チップ化した後にＬＳＩ
からのリード端子として外部と接続するためのボンディ
ングパッドとの配線（これを仮に外部配線という）７に
使用される配線領域も設けられる。即ち、チップ相当領
域ＡとＢ間の相互配線６を、領域Ａ，Ｂ各々が有してい
る該当ボンディングパッド間で上記配線領域５を利用し
て領域Ａ，Ｂのプロセスによる配線層（ポリシリコン，
アルミニウム等）でつくる。更に外部配線７に相当する
ボンディングパッド４をチップ周辺に必要個数レイアウ
トし、外部配線７を、該当する領域Ａ，Ｂのボンディン
グパッド２，３とアウターボンディングパッド４の間
で、やはりポリシリコン，アルミニウム等でつくる。図
２は図１の一部断面を示すもので、１１はチップ相当領
域ＡまたはＢのトランジスタ領域、１２はＮ型基板、１
３，１４はＰ+ 型ソース，ドレイン領域、 【０００９】１５は絶縁膜、１６はポリシリコンゲート
電極、１７はアルミニウム配線、１８は配線領域５での
配線交差領域で、１７1 ，１７2は図１の配線６に対応
するアルミニウム配線層、１９はポリシリコン配線層で
ある。 【００１０】上記例は、各チップ相当領域の相互配線及
び外部配線を、各チップのウエハプロセスを変えること
なく配線領域５を設けることにより実現する手法であっ
た。いわばプリント基板配線をチップと同一ウエハ上に
配線領域を設けて焼きつけたものであり、１チップ化後
のチップサイズは各チップ相当領域Ａ，Ｂの合成面積よ
り配線領域５分だけ大きくなるが、次に示す例は図１、
図２の例を改良し、配線領域５をほとんど零にすること
ができる１チップ化の手法で本発明の実施例である。 【００１１】図３，図４がその例を示すものであるが、
ここでは説明を簡単にするためにチップ相当領域Ａ，Ｂ
それぞれは、図１，図２の場合と同様シリコンゲートプ
ロセスで構成されたＬＳＩとする。従ってチップ相当領
域Ａ，Ｂは各々配線層として、ソース、ドレインを形成
する不純物拡散層（Ｐ+ ，Ｎ+ 拡散等）、ゲート電極を
構成するポリシリコン層、そして通常配線層として多用
されるメタル配線層の３種類を有し、それらはチップ
Ａ，Ｂ上で回路構成に応じて電気的に絶縁されたり、結
合されたりする。チップ相当領域Ａ，Ｂの入力信号及び
出力信号は、通常チップ周辺に配置されたボンディング
パッド４よりパッケージのリードの結合されてＬＳＩの
外部と接続される。ボンディングパッドはメタル層で形
成されるのが通常である。 【００１２】図４は図３の一部断面を示すものである
が、これは図２に対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略し、特徴とする点
を説明する。図４において２１はＰウエル層、２２，２
３はＮチャネル型トランジスタ２５のソース，ドレイン
層、２４はポリシリコンよりなるゲート電極、２６は層
間絶縁膜、２７はこの絶縁膜上に設けられた第２層目の
アルミニウム配線層で、図３の配線６または７と対応す
るものである。２８はアルミニウム配線１７，２７間を
つなぐためのコンタクトである。 【００１３】このように図３、図４の手法は、絶縁膜２
６を挟んでメタル配線１７，２７を形成し、この第２層
目のメタル配線層をチップ相当領域Ａ，Ｂ間の相互配線
６及び外部配線７として使用する。第２層目のメタル配
線２７による信号は、チップ相当領域Ａ，Ｂ各々の入出
力信号（電源含む）のみでよい。また第２層目のメタル
配線２７と第１層目のメタルにより形成されたインナー
ボンディングパッド間に電気的結合が必要だが、これは
層間絶縁膜２６を必要な個所のみ写真触刻技術にて除去
し、層間のコンタクトホールをつくることより可能であ
る。このようなコンタクト２８を通常ビア・コンタクト
（ＶＩＡ ｃｏｎｔａｃｔ）と称している。即ちボンデ
ィングパッド２または３の上にビア・コンタクトをつく
り、その上に第２層目のメタル（アルミニウム）を蒸着
することで各層のメタル配線が結合される。しかしビア
・コンタクトは必ずしもボンディングパッド２または３
上に形成する必要がないことは明らかである。チップ相
当領域Ａ，Ｂが複合された新ＬＳＩも、最終的にＬＳＩ
外部と信号伝達するボンディングパッド（アウターボン
ディングパッド）４が必要であるが、これは第２層目の
メタルで形成する。 【００１４】図３，図４の如く構成されたＬＳＩにあっ
ては、チップ相当領域Ａ，Ｂ上に第２層目の配線２７が
形成でき、図１の場合のように特に配線領域５を特に設
ける必要がないため、チップサイズを小さくできる。ま
た第１層目と第２層目の配線の交差点にアルミニウムを
使用できるため、該抵抗を小に保持できて高速設計が可
能となる。また第１層目の配線１７と第２層目の配線２
７は同一平面上で交差しないため、配線設計の自由度が
増すものである。 【００１５】図５は図３，図４の手法を用いたパターン
配置例である。Ａ〜Ｅが既に開発され機能が確認されて
いるＬＳＩ（チップ相当領域）で、同一チップ相当領域
が重複しても可である（例えばＤ＝Ｅ）。また各チップ
相当領域間の配線は第２層目のアルミニウム配線２７
（図５の配線６または７に相当）でつくる。各チップ相
当領域が本来有しているパッド２，３と第２層目の配線
６，７はビア・コンタクトで接続する。外周のパッド４
が新ＬＳＩのボンディングパッドとなり、第２層目のア
ルニウムでつくるものである。 【００１６】なお本発明は実施例のみに限られることな
く種々の応用が可能である。例えば実施例では、チップ
相当領域Ａ，Ｂ等の構造がシリコンゲート型の場合を説
明したが、アルミニウムゲート型、タングステンゲート
型、モリブデンゲート型等種々の場合に適用できる。ま
た配線のメタル材料としては、アルミニウムのみに限ら
ずタングステン，モリブテン等種々の材料が使用でき
る。また実施例ではチップ相当領域Ａ，Ｂの外側領域に
アウターボンディングパッド４を形成しているが、パタ
ーン形状が許せばチップ相当領域Ａ，Ｂのボンディング
パッド２，３と同一ライン上にパッド４を形成してもよ
い。またメタル配線層としてアルミニウムを用いた２層
配線の場合を説明したが、３層，４層等の多層配線とし
てもよい。 【００１７】 【発明の効果】以上説明した如く本発明によれば、チッ
プ相当領域は従来のチップ構成にほとんど手を加えない
ので、機能、特性共に評価ずみのものが同一プロセスで
そのまま１チップ化できる。また１チップ化できるた
め、従来のプリント基板を用いるものと比べ信頼性が向
上する。また本装置を得るのに従来のウエハプロセスを
そのまま利用でき、製造工程の簡単化が可能である。ま
たチップ相当領域上に第２層目以降の配線が形成できる
ためチップサイズの縮小が可能である。また、第１、第
２層目等の交差配線部に共にアルミニウムを使用できる
ため、抵抗を小にできて高速設計が可能となる。また第
２層目以降の配線は第１層目のそれと同一平面上で交差
しないため、配線設計の自由度が増すものである。また
本発明では、配線６に、機械的接続（ボンディングワイ
ヤによる）を用いない通常のＩＣプロセスによるＩＣ配
線が可能で、大幅なＩＣ微細化が可能となるし、この事
に加えて本発明は、ＩＣチップ内でのボンディングおよ
びボンディングワイヤの交差部も生じないことから、量
産性に優れ、また工程が簡単化される利点もある。また
本発明は、チップ内でのボンディングが不要だから、ボ
ンディング回数が減ると共にチップに機械的ストレスを
与える機会が大幅に減少する。したがってこの点でも従
来の装置と比べ、信頼性が向上するものである。
【図面の簡単な説明】
【図１】改良前のＬＳＩの概略平面図。
【図２】図１の一部断面図。
【図３】本発明の一実施例の概略平面図。
【図４】図３の一部断面図。
【図５】上記実施例の応用例を示す概略平面図。
【符号の説明】
１…半導体チップ、２〜４…ボンディングパッド、６，
７…配線、１２…Ｎ型基板、１７，２７…配線、２１…
Ｐウエル層、２６…層間絶縁膜、２８…ビア・コンタク
ト、Ａ，Ｂ…チップ相当領域。
７…配線、１２…Ｎ型基板、１７，２７…配線、２１…
Ｐウエル層、２６…層間絶縁膜、２８…ビア・コンタク
ト、Ａ，Ｂ…チップ相当領域。
フロントページの続き
(56)参考文献 特開 昭54−84984（ＪＰ，Ａ)
特開 昭56−18439（ＪＰ，Ａ)
特開 昭51−117588（ＪＰ，Ａ)
特開 昭57−35342（ＪＰ，Ａ)
特開 昭51−117588（ＪＰ，Ａ)
特開 昭57−52151（ＪＰ，Ａ)
実開 昭57−22242（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．所望の機能を有する複数の半導体チップをそれぞれ
実質的に同一のウエハプロセスで形成する工程と、 実質的に同一のウエハプロセスで形成された前記複数の
半導体チップの各々の特性を評価し可であることを確認
する工程と、 特性が可であることが確認された前記複数の半導体チッ
プのうち第一及び第二の半導体チップの機能を遂行する
部分のパタ−ンと実質的に同一のパタ−ンを使用し、且
つ前記ウエハプロセスと実質的に同一のウエハプロセス
を用いて、予め設定されたウエハ内の１チップ領域に、
前記第一及び第二の半導体チップの特性と実質的に同一
の特性を有する前記第一及び第二のチップ相当領域を形
成する工程と、 前記第一及び第二のチップ相当領域を相互接続する配線
層を形成する工程とを具備する１チップＬＳＩの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088316A JP2752262B2 (ja) | 1991-04-19 | 1991-04-19 | １チップｌｓｉの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3088316A JP2752262B2 (ja) | 1991-04-19 | 1991-04-19 | １チップｌｓｉの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9100283A Division JPS59215743A (ja) | 1983-05-24 | 1983-05-24 | 大規模集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32184596A Division JPH09205150A (ja) | 1996-12-02 | 1996-12-02 | 大規模集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218943A JPH04218943A (ja) | 1992-08-10 |
| JP2752262B2 true JP2752262B2 (ja) | 1998-05-18 |
Family
ID=13939527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3088316A Expired - Lifetime JP2752262B2 (ja) | 1991-04-19 | 1991-04-19 | １チップｌｓｉの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752262B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678645B1 (en) * | 1999-10-28 | 2004-01-13 | Advantest Corp. | Method and apparatus for SoC design validation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117588A (en) * | 1975-04-09 | 1976-10-15 | Fujitsu Ltd | Manufacturing method of semiconductor equipment |
| JPS5484984A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS5618439A (en) * | 1979-07-25 | 1981-02-21 | Fujitsu Ltd | Semiconductor device consisting of different ic |
| JPS5722242U (ja) * | 1980-07-11 | 1982-02-04 |
-
1991
- 1991-04-19 JP JP3088316A patent/JP2752262B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04218943A (ja) | 1992-08-10 |
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