JPH04246857A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04246857A JPH04246857A JP1174491A JP1174491A JPH04246857A JP H04246857 A JPH04246857 A JP H04246857A JP 1174491 A JP1174491 A JP 1174491A JP 1174491 A JP1174491 A JP 1174491A JP H04246857 A JPH04246857 A JP H04246857A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- logic gate
- logic
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 20
- 229910052782 aluminium Inorganic materials 0.000 abstract description 20
- 239000010410 layer Substances 0.000 description 25
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にゲートアレイ、スタンダードセル方式などの準
専用で設計される半導体集積回路装置に関する。
し、特にゲートアレイ、スタンダードセル方式などの準
専用で設計される半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の複数の配線層のホトマスクレイア
ウトパターンを変更して要求機能を確定する半導体集積
回路装置は、配線性の向上を計る為、できるだけ、下位
の配線層のみを使用して論理ゲート間の接続を行ってい
た。従って、論理間ゲートの接続変更を行なう場合には
、複数のホトマスクレイアウトパターンの変更を行なう
必要がある。
ウトパターンを変更して要求機能を確定する半導体集積
回路装置は、配線性の向上を計る為、できるだけ、下位
の配線層のみを使用して論理ゲート間の接続を行ってい
た。従って、論理間ゲートの接続変更を行なう場合には
、複数のホトマスクレイアウトパターンの変更を行なう
必要がある。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、マスクレイアウト設計及び論理回路
設計時、各論理ゲート間の接続線を配線を誤った場合、
複数層のマスクレイアウトの再設計を行なわなければな
らず、その設計に多くの時間を要していた。
集積回路装置では、マスクレイアウト設計及び論理回路
設計時、各論理ゲート間の接続線を配線を誤った場合、
複数層のマスクレイアウトの再設計を行なわなければな
らず、その設計に多くの時間を要していた。
【０００４】特に、ゲートアレイなどのマスクレイアウ
トからＬＳＩの試作までの期間の短い製品では、その再
設計，再製造に時間を要すことが大きな問題点であった
。
トからＬＳＩの試作までの期間の短い製品では、その再
設計，再製造に時間を要すことが大きな問題点であった
。
【０００５】本発明の目的は、論理ゲート間の接続の変
更の際に、設計，再製造に要する時間を短縮することが
できる半導体集積回路装置を提供することにある。
更の際に、設計，再製造に要する時間を短縮することが
できる半導体集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、チップ上の各論理ゲート間の全ての接続線を部
分的に必ず最上層の配線層を使用する構造である。
装置は、チップ上の各論理ゲート間の全ての接続線を部
分的に必ず最上層の配線層を使用する構造である。
【０００７】
【実施例】図１は本発明の実施例である。チップ１上に
実現された論理ゲート２，及び論理ゲート３を接続する
信号線８はまず第１アルミ配線層４で配線され、スルー
ホール９を介してこのチップ１の最上層の配線層である
第２アルミ配線層の配線５に接続される。またスルーホ
ール１０を介して第１アルミ配線層の配線６に接続され
論理ゲート３の入力信号線となる。この構成が論理ゲー
ト間の全ての接続線に適用されている。
実現された論理ゲート２，及び論理ゲート３を接続する
信号線８はまず第１アルミ配線層４で配線され、スルー
ホール９を介してこのチップ１の最上層の配線層である
第２アルミ配線層の配線５に接続される。またスルーホ
ール１０を介して第１アルミ配線層の配線６に接続され
論理ゲート３の入力信号線となる。この構成が論理ゲー
ト間の全ての接続線に適用されている。
【０００８】図２は、本発明を適用した一例を示してい
る。例えば、論理回路設計を誤り、論理ゲート３の入力
信号線１２の接続を論理ゲート２の出力信号から論理ゲ
ート１４の出力信号線１５に接続変更を行なう場合、第
２アルミ配線層の配線５を第２アルミ配線層のホトマス
クレイアウトパターンから削除し、論理ゲート１４の出
力信号配線１５上のスルーホール１３より論理ゲート３
の入力信号線１２上のスルーホール１０間を接続する信
号線１６を第２アルミ配線層のホトマスクレイアウトパ
ターンに追加する。
る。例えば、論理回路設計を誤り、論理ゲート３の入力
信号線１２の接続を論理ゲート２の出力信号から論理ゲ
ート１４の出力信号線１５に接続変更を行なう場合、第
２アルミ配線層の配線５を第２アルミ配線層のホトマス
クレイアウトパターンから削除し、論理ゲート１４の出
力信号配線１５上のスルーホール１３より論理ゲート３
の入力信号線１２上のスルーホール１０間を接続する信
号線１６を第２アルミ配線層のホトマスクレイアウトパ
ターンに追加する。
【０００９】このように第２アルミ配線層１枚を再設計
するのみで論理ゲート間接続の変更が可能となる。
するのみで論理ゲート間接続の変更が可能となる。
【００１０】図３に第３アルミ配線層が最上層の配線層
であるチップ１７に適用したチップ断面図を示す。論理
ゲート２５の出力信号線２７は、第１アルミ配線層１８
，第２配線層１９と接続され、必ず第３アルミ配線層２
０で配線されたのち、論理ゲート２６の入力信号線とな
る。
であるチップ１７に適用したチップ断面図を示す。論理
ゲート２５の出力信号線２７は、第１アルミ配線層１８
，第２配線層１９と接続され、必ず第３アルミ配線層２
０で配線されたのち、論理ゲート２６の入力信号線とな
る。
【００１１】
【発明の効果】以上説明したように、本発明はチップ上
の論理ゲート間の全ての接続線が部分的にでも必ずその
ＬＳＩの最上層の配線層を使用して配線される構造であ
る為、論理回路設計時、及びホトマスクレイアウト設計
時に発生した論理ブロック間の接続の誤りを最上層の配
線層のホトマスクレイアウトのみ再設計することで全て
の論理ゲート間接続を変更でき、再設計期間の短縮を計
ることができる。
の論理ゲート間の全ての接続線が部分的にでも必ずその
ＬＳＩの最上層の配線層を使用して配線される構造であ
る為、論理回路設計時、及びホトマスクレイアウト設計
時に発生した論理ブロック間の接続の誤りを最上層の配
線層のホトマスクレイアウトのみ再設計することで全て
の論理ゲート間接続を変更でき、再設計期間の短縮を計
ることができる。
【００１２】また、最上層の配線層のホトマスクのみ変
更となる為その再設計中に、それ以下の工程までの試作
品の製造を進めることができる為、再試作期間の短縮も
計ることができる。
更となる為その再設計中に、それ以下の工程までの試作
品の製造を進めることができる為、再試作期間の短縮も
計ることができる。
【図１】本発明の一実施例を示すチップの平面図である
。
。
【図２】本発明の他の実施例を示すチップの平面図であ
る。
る。
【図３】本発明の一実施例を説明するためのチップ断面
図である。
図である。
１ チップ
２，３ 論理ゲート
４ 第１アルミ配線層
５ 第２アルミ配線層
６ 第１アルミ配線層
７ ボンディングパッド
９，１０ スルーホール
１１ 外部出力バッファー
１２ 論理ゲート３の入力信号線１３ ス
ルーホール １４ 論理ゲート １６ 接続線 １７ チップ １８ 第１アルミ配線層 １９ 第２アルミ配線層 ２０ 第３アルミ配線層 ２１，２２，２３ 層間膜 ２４ カバー膜 ２５，２６ 論理ゲート
ルーホール １４ 論理ゲート １６ 接続線 １７ チップ １８ 第１アルミ配線層 １９ 第２アルミ配線層 ２０ 第３アルミ配線層 ２１，２２，２３ 層間膜 ２４ カバー膜 ２５，２６ 論理ゲート
Claims (1)
- 【請求項１】 論理ゲート間の接続線が複数の配線層
で構成された半導体集積回路装置において、前記各論理
ゲート間の全ての接続線の少なくとも一部が最上層の配
線層であることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174491A JPH04246857A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174491A JPH04246857A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246857A true JPH04246857A (ja) | 1992-09-02 |
Family
ID=11786531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174491A Pending JPH04246857A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246857A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269280B1 (en) | 1998-01-19 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US6292024B1 (en) | 1999-12-14 | 2001-09-18 | Philips Electronics North America Corporation | Integrated circuit with a serpentine conductor track for circuit selection |
| JP2008277497A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | 半導体集積回路の設計装置、半導体集積回路の設計方法、半導体装置の製造方法および半導体装置 |
-
1991
- 1991-02-01 JP JP1174491A patent/JPH04246857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269280B1 (en) | 1998-01-19 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US6292024B1 (en) | 1999-12-14 | 2001-09-18 | Philips Electronics North America Corporation | Integrated circuit with a serpentine conductor track for circuit selection |
| JP2008277497A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | 半導体集積回路の設計装置、半導体集積回路の設計方法、半導体装置の製造方法および半導体装置 |
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