JPH0435065A - マスタスライス半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「概要」 マスタスライス半導体集積回路装置（ＩＣ）に関し、 配線パターン幅を細くてき、安価に集積度を向上するこ
とのできる半導体集積回路装置を提供することを目自勺
とし、 配線パターンの変更で回路仕様か変更されるマスタスラ
イス半導体集積回路装置であって、最上配線層パターン
（Ｍ３）か回路仕様に関係なく同一の固定パターンであ
るように構成する。

［産業上の利用分野］ 本発明は、半導体集積回路装置に関し、特にマスタスラ
イス半導体集積回路装置（ＩＣ）に関する。

近年、セミカスタム型ＩＣ１特に配線パターンの変更で
回路仕様か変更される６ゲー１〜アレイなどのマスタス
ライスＩＣは、高性能化、高集積化か進んでいる。反面
５金属配線のエレクトロマイグレージョンによる不良や
同時スイッチング・ノイズによる誤動作等による信頼性
」二の問題が表面化している。このため、ＩＣの設計段
階において、十分注意を払うことか望まれている。

「従来の技術］ 集積回路技術の進歩により微細化が進み、１〜ランジス
タのレイアウトパターンや配線パターンの寸法がどんど
ん小さくなっＣいる。ところが、配線用の金属層の質の
向上がそれに追いつがない。

このため、１〜ランジスタのレイアラ１−パターンを小
さくてきても、エレクトロマイグレーション等の対策と
して、配線の単位断面積当りの許容電流密度を考慮する
と、配線パターン幅は小さくできなくなる。すなわち、
微細化のためのスケーリンク則に従う配線線幅と、電流
密度から定まる配線線幅との釣り合いかとれなくなり、
配線パターンの相対的面積が大きくなってしまう。

第２図に固定チャネル型ゲートアレイの構造を概略的に
示す。半導体チップ１の上面には、その周辺部にＩ１０
バッファセル２か配置され、その中央部に複数の基本セ
ル列４が配置され、基本セル列４の間に配線チャネル３
が配置されている。

基本セル列４には、基本セル５か並べられている。

１つの基本セル５は、たとえば２つのｐチャネルＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔと２つのｎチャポルＭＯ３ＦＥＴとを含
み、基本論理回路を形成てきる。

微細化が進むと、基本セル列４内の１〜ランジスタの大
きさは、次第に小さくてきるが、クロック配線や電源配
線の配線線幅が縮小てきないと、配線チャネル３やチッ
プの周辺部のＩ１０バッファセル２の領域を縮小するこ
とが困難である。

なお、固定チャネル型ゲートアレイの構成を示して説明
したが、全面に基本セルを形成し、その任意の領域を配
線領域として利用するシーオブゲ１へ型グー１ヘアレイ
の場合も事情は同様である。

「発明が解決しようとする課題］ 以上説明したように、従来の技術によれは、配線パター
ンの幅を細くすることが器しく、集積度の向」−に支障
をきたし、チップサイズ縮小によるコス１へタウン効果
か減少してしまう。

本発明の目的は、配線パターンの幅を細くてき、安価に
集積度を向上することのできる半導体集積回路装置を提
供することである。

ε課題を解決するだめの手段］ 配線パターンの幅を増大すること無く、必要とされる電
流を流すためには、金属層を補助的に追加し、配線パタ
ーン幅を大きくすること無く、配線の幅当り許容電流密
度を大きくするとよい。補助的に追加する最上層の金属
層をマスターが同じものについて同一固定パターンとし
、共通化する。

第１図は本発明の原理説明図である。この図においては
、金属３層プロセスを例にとり、マスタスライスＩＣの
同一マスター品種の配線工程の主要工程をマスク層のイ
メージで示している４図中、左側はａ品種のマスタスラ
イスＩＣ２右側はｂ品種のマスタスライスＩＣを示し、
ａ品種のＩＣとｂ品種のＩＣはバルク工程を終えたマス
ターウェハの構成が同一であるものとする。バルク内に
形成されたトランジスタ等め素子は、コンタクトポル用
マスクＣ１ａ、Ｃ１，ｂを介して第１金属層Ｍ　１．　
＋　Ｍ　１．　ｂに接続される。

第１金属層は、コンタクトホール用マスクＣ２ａ、Ｃ２
ｂを介して第２金属層Ｍ２ａ、Ｍ２ｂに接続される。ま
た、第２金属層は、コンタクトポル用マスクＣ３ａ、Ｃ
３ｂを介して第３金属層Ｍ　３　ａ　、　Ｍ　３　ｂに
接続される。第３金属層Ｍ３は最−Ｆ金属層てあり、ａ
品種の第３金属層Ｍ３ａとｂ品種の第３金属層Ｍ３ｂは
、同一のパターンを有する。

Ｍ３ａ　　　＝　　　Ｍ３ｂ 第３金属層上には、さらに、ボンディングホル用マスク
Ｂａ、Ｂｂか積層される。このボンディングホール用マ
スクも通常パターンＢａ、Ｂｂを有する。

これらの配線工程を経ることによって、マスタスライス
ＩＣか形成される。第３金属層Ｍ３は、たとえは、電源
配線または信号配線として使用さフ れる。

第３金属層は、さらに、下層に接続されないタミー配線
を含んでもよい。

［作用］ 単に金属配線層の数を増加させると、コストアップとな
るか、補助的に追加する最上層の金属層をマスターか同
し品種については固定パターンとして共通化することに
より、コストの上昇は抑制される。

最−Ｅ層の金属層は、下層の金属層と比較し、段差の影
響を考慮する必要が少ないため、膜厚を厚くすることも
できる。

このようにして、許容電流密度を大きくとることかてき
る。

最上層の金属層に、下層の電源配線やクロック配線等の
信号配線を補強するパターンを持つことにより、下層の
配線パターンの配線幅を小さくすることがてき、集積度
の向上を図ることかてきる。

「実施例」 第３図（Ａ）、（Ｂ）に、本発明の実施例によるゲート
アレイ装置を示す。本実施例では、本来金属２層配線で
もレイアウト可能なゲートアレイチップにおいて、金属
３層配線を採用する。チップ周辺−Ｆを走る電源配線は
、ＩＣ外部とのインターフェイスを行わねばならす、大
きな電流界１を持つ必要がある。通常、チップ内て最も
太い配線幅を有する。このため、集積度か向上し、Ｉ１
０バッファセルの１−ランジスタ領域がより小さな面積
てずむようになっても、金属のｍ位面積当りの許容電流
密度か改善されなければ、金属配線の膜厚が同じ場合、
従来と同じたけの配線幅が必要となってしまう。金属配
線層を増加することにより配線線幅を減少することがで
きるか、品種毎に異なる配線パターンを作成するとコス
トアップを招いてしまう。

第３図（Ａ）において、半導体チップ１の周辺部にはホ
ンディングパッド７が配置され、その内側に接地配線８
とＶ　Ｄ　Ｄ　ｉ！ｉ２線９かループ状に形成されてい
る。第３金属層は、これら２つの電源配線８．９とボン
デインクパッド７のパターンを有する。中央部はゲート
アレイ領域であり、固定チャネル型またシーオブゲー１
〜型のグー１ヘアレイが配置される。

第３図（Ｂ）は、第３図（Ａ）に示すグー１〜アレイ装
置周辺部の一部拡大図である。

ホンディングパッド７は、第１金属層１１、第２金属層
１２、第３金属１３か積層されて形成されている。第１
金属層１１は、ポンディングパッド７からさらにチップ
中央部に向かう配線を有する。電源配線８．９は、それ
ぞれ第２金属層１２および第３金属層１３か積層された
形状を有する。

Ｉ１０バッファセル２は、ホンディングパッドフ下部か
ら電源配線８．９下のＩ１０バッファセル内トランジス
タ領域に延在する。

電源配線８．９は、第２金属層１２と、さらに幅の広い
第３金属層１３とによって形成されるため、第２金属層
１２のみで形成した場合と比べ、その幅を小さくするこ
とかできる。

Ｉ１０バッファセル２の配置は、同一マスターのゲート
アレイに対しては共通にてきる。従って、電源配線８．
９の配置を固定することができる。

このなめ、第３金属層１３は固定パターンとすることが
できる。

以上のように５第３金属層］３によって、第２金属層１
２の電源配線の補強を行うので、第２金属層１２の配線
パターン幅を小さくとることができ、集積度が向上する
。■１０バッファセル領域上の電源配線幅は、通常非常
に太いので、この部分に第３金属層の補助配線を採用す
ると、チップの周辺領域の面積減少に効果的である。

追加する第３金属層は固定パターンで、同一マスターの
マスタスライスＩＣに対して同一とできるのでコストア
ップは抑制できる。

第４図は、本発明の他の実施例によるゲートアレイ装置
を示す。

第３図の実施例においては、半導体チップ周辺部のＩ１
０バッファセル領域上の電源配線を、第３金属層で補強
したか、本実施例においては−さらに内部のゲートアレ
イ領域上にも内部接地配線１６、内部ＶＤＤ配線１７を
配置する。

これらの電源１６．１７は、第２層ないし第１層の電源
配線上に配置され、必要に応じて複数箇所でコンタクト
をとる。第３金属層で形成された補強用電源配線１６．
１７によって電流密度を保証されるなめ、下層電源配線
層の線幅は、狭いものとすることができる。

第５図は、本発明の他の実施例によるＣＰＵコア内蔵型
ケートアレイ装置を示す。

半導体チップ１内には、ＣＰＵコア領域２１とゲートア
レイ領域２２が形成されており、その周囲にＩ１０バッ
ファセル２およびＶ　Ｄ　Ｄ　＠子２３、ＧＮＤ端子２
５か配置されている。ＶＤＤ端子２３からＣＰＵコア領
域２１に向かって、ＶＤＤ補強配線２４か形成され、下
層のＶＤＤ配線を補強している。また、ＧＮＤ端子２５
からＣＰＵコア領域２１に向かって、ＧＮＤ補強配線２
６が形成され、下層のＧＮＤ配線を補強している。この
ようにして＋　ＣＰＵコア領域２１の電源配線の補強が
行われる。

以上、電源配線を追加補強配線によって補強する場合を
説明したが、追加金属層によって補強する配線は電源配
線に限らない。

第６図（Ａ）、（Ｂ）は、本発明の他の実施例によるマ
スタスライスＩＣを示す。

集積度の高い半導体装置において、クロック配線負荷は
通常重くなるため、クロック配線では太い幅か必要とな
る。第６図（Ａ＞の構成においては、クロック人力バッ
ファセル３１からのクロック信号配線に対して、第３金
属層によってクロック信号補強配線３２が形成される。

第６図（Ｂ）は、４個のクロック入力を使用する場合の
クロック信号補強配線３２の構成を一部拡大図て示ず。

下層クロック信号配線３３上に、タロツク信号補強配線
３２か第３金属層によって形成される。

なお、下層クロック信号配線３３とクロック信号補強配
線３２との間は、複数のコンタクト部３５を介してコン
タクトされている。また、クロック信号補強配線３２の
端部よりも外側においては、下層クロック信号配線３３
の線幅が太くされ、電流容量を保証している。

第７図は、本発明の他の実施例によるマスタスライスＩ
Ｃの部分図である。

第６図の実施例おいては、４木のクロック信号配線を用
いたか、本実施例においては、第３金属層に形成された
４本のクロック信号補強配線の内、３本か下層クロック
信号配線に接続され、１本の配線３７は使用されない。

すなわち、均等に配置された第３金属層による配線の内
、不使用配線３７か生じている。他の点は第６図の実施
例同様である。

第８図は、本発明の他の実施例によるマスタスライスＩ
Ｃの上面図を示す。

本実施例においては、第３金属層に電源配線補強用パタ
ーンに加え、チップクラック対策用のタミー配線３８を
配置する。最上層金属配線層が周辺部にのみ形成される
と、中央部と周辺部とてモールド用プラスチック樹脂か
ら与えちれる応力に差が生じ、チップクラックの原因と
なり得る。このため、ダミー配線３８を配線パターンの
疎な領域に配置し、全体を均質化している。

なお−金属層はアルミニウム、銅、金等の単体金属のみ
てなく、アルミニウム合金、銅合金等の合金やシリサイ
ド等の化合物であってもよい。金属３層の構成を主に説
明したか、金属層の暦数は任意に選択できる。最上金属
層の下のコンタクトは同一マスターの品種に対して同一
でも異なっていてもよい。

以上、実施例に沿って本発明を説明したか、本発明はこ
れらに制限されるものではない。たとえは、種々の変更
、改良、組み合わせ等が可能なことは、当業者に自明で
あろう。

［発明の効果１ 以上説明したように、本発明によれは、配線パターンの
幅を減少させて、マスタスライスＩＣの集積度を向上す
ることが容易となる。

また、電流容量をＮ保することにより−マスタスライス
ＩＣの信頼性の向上を行うことかできる。

【図面の簡単な説明】

第１図は、本発明の原理説明図、 第２図は、固定チャネル型ケー１ヘアレイを概略的に示
す平面図、 第３図（Ａ）、（Ｂ）は、本発明の実施例によるマスタ
スライスＩＣを説明するための図てあり、第３図（Ａ）
は、全体の平面図、第３図（Ｂ）は、一部拡大図、 第４図は、本発明の他の実施例によるマスタスライスＩ
Ｃの平面図、 第５図は、本発明の他の実施例によるマスタスライスＩ
Ｃの平面図、 第６図（Ａ）、（Ｂ）は、本発明の他の実施例によるマ
スタスライスＩＣを説明するための図てあり、第６図（
Ａ）は、全体の平面図、第６図（Ｂ）は一部拡大図、 第７図は、本発明の他の実施例によるマスタスライスＩ
Ｃの一部を示す部分拡大図、 第８図は、本発明の他の実施例によるマスタスライスＴ
Ｏの平面図である。 図において、 （用マスク） ポンディングホール 金属層（用マスク） コンタクトホール（用マスク） 半導体チップ Ｉ１０バッファセル 配線チャネル 基本セル列 基本セル ホンディングパッド 接地（ＧＮＤ）配線 ＶＤＤ配線 第１金属層 第２金属層 第３金属層 ＣＰＵコア領域 ゲートアレイ領域 ＶＤＤ端子 ＶＤＤ補強配線 ＧＮＤ端子 ＧＮＤ補強配線 クロック人力バッファセル クロック信号補強配線 下層クロック信号配線 コンタクト部 不使用配線 ダミー配線

Claims (3)

【特許請求の範囲】
1. （１）、配線パターンの変更で回路仕様が変更されるマ
   スタスライス半導体集積回路装置であって、最上配線層
   パターン（Ｍ３）が回路仕様に関係なく同一の固定パタ
   ーンであるマスタスライス半導体集積回路装置。
2. （２）、前記最上配線層パターン（Ｍ３）は、下層の電
   源配線ないし信号配線（Ｍ１、Ｍ２）の少なくとも一部
   を補強するための配線パターンを有し、連続パターン中
   の複数点でコンタクトを形成している配線パターンを有
   する請求項１記載のマスタスライス半導体集積回路装置
   。
3. （３）、前記最上配線層パターン（Ｍ３）は、さらに、
   下層に接続されないダミー配線パターンを有する請求項
   ２記載のマスタスライス半導体集積回路装置。