JPH11330393A

JPH11330393A - 半導体装置

Info

Publication number: JPH11330393A
Application number: JP10069728A
Authority: JP
Inventors: Takao Watabe; 隆夫渡部; Takuya Fukuda; 琢也福田; Norio Hasegawa; 昇雄長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-03-19
Filing date: 1998-03-19
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】迂回配線を少なくしてチップ面積の増大を抑
制しつつ、ＤＲＡＭ・ロジック混載チップの柔軟な回路
ブロックの配置を実現する。【解決手段】同一の半導体チップ上に集積した論理ブ
ロックとダイナミックメモリのうち、メモリの上部を等
電位にバイアスした導電層でシールドし、その上部を論
理ブロック間配線を通す。また、シールド用導電体が設
けらている金属配線層を用いて、論理回路部の配線も行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のトランジス
タから構成された機能ブロックを同一の半導体チップ上
に複数個集積した半導体装置に係わり、特にダイナミッ
クメモリとデジタル論理回路とを同一の半導体チップ上
に集積した半導体装置に適した技術に関する。

【０００２】

【従来の技術】近年、LSIの高集積化が進み、1cm角程度
の半導体チップ上に大容量のメモリとデジタル回路から
構成された大規模な論理回路や演算回路、さらにはアナ
ログ回路までを集積することが可能となりつつある。こ
のようなチップによれば、近い将来システム全体を集積
したいわゆるシステムシリコンが実現できると期待され
ている。大容量のメモリと大規模な論理回路であるＣＰ
Ｕ(Central ProcessingUnit)が同一チップ上に集積した
例としては、特開平８−２１２１８５号がある。この例
では、メモリはチップの端側に配置し、ＣＰＵ、周辺回
路及びインタフェース回路等の論理回路はチップの中心
周辺に配置している。

【０００３】

【発明が解決しようとする課題】前記従来の技術に記載
された例のように、メモリをチップの端側にのみ配置す
る場合は、チップレイアウトの自由度が減少するという
課題がある。特に、メモリコア、ＣＰＵコア等を用いて
ユーザの所望する機能を実現するＡＳＩＣ(Application
Specific Integrated Circuit)では、チップレイアウ
トの自由度が減少するとチップ面積の増大につながる。

【０００４】そこで、本願発明者は図２に示すようなチ
ップレイアウトを検討した。図２はダイナミックメモリ
と論理回路を集積したチップを示している。半導体チッ
プCHIPは、デジタル回路からなる論理ブロックBLK1, BL
K2と、論理ブロックBLK1, BLK2の間に配置されたダイナ
ミックメモリDM等から構成されている。論理ブロックBL
K1, BLK2には、それぞれ論理回路LC1, LC2が含まれてお
り、ブロック間の配線WR1で接続されている。図２で
は、分かり易くするために、配線WR1以外の配線は省略
してある。

【０００５】図２では論理ブロックBLK1, BLK2はダイナ
ミックメモリDMを挟んで配置されている。したがって、
論理回路LC1の出力端子とLC2の入力端子を接続しようと
すると最短経路はダイナミックメモリDM上を横切る。し
かし、ダイナミックメモリDMの発生するノイズが配線WR
1上の信号に与える影響や逆に配線WR1の電位変化がダイ
ナミックメモリDMに与える影響を考慮すると、安定に動
作させるためには図２のようにダイナミックメモリDMを
迂回して配線を通す必要がある。しかし、このようにす
ると論理ブロックBLK1, BLK2を結ぶ配線の数が増加する
に伴い配線領域が大きくなりチップ面積が増大してしま
う。また、配線長が長くなるので配線遅延の影響により
高速の動作が困難になるという問題も生じる。

【０００６】もちろん、配線WR1のみを優先に考えると
ブロックBLK1とBLK2を近接して配置すればWR1の配線長
は短くなる。しかし、配線WR1のようにブロック間の配
線だけではなく論理ブロックとダイナミックメモリとの
間の配線や、論理ブロックとボンディングパッドの間の
配線も多数あるため一般には特定の配線のみを考慮して
機能ブロックの配置を決めることはできない。この結
果、互いに配線により接続する必要のある複数の論理ブ
ロックの間や論理ブロックとボンディングパッドの間に
メモリやアナログ回路を配置せざるをえない場合が生じ
てしまう。

【０００７】一般に、大容量のメモリとデジタル回路か
ら構成された大規模な論理回路や演算回路、さらにはア
ナログ・デジタル変換器やデジタル・アナログ変換器等
のアナログ回路などを集積したLSIでは、各機能ブロッ
ク間、あるいは機能ブロックとボンディングパッドを接
続する配線が多数となる。従って、これらの配線の占有
領域によるチップ面積の増大、配線遅延が問題となる。
また、信号配線の発生する電気的ノイズがノイズに弱い
アナログやメモリの動作に影響を与えたり、逆にメモリ
などの発生するノイズによって信号配線上にノイズが誘
導されたりすることも大きな課題となる。

【０００８】本発明の第一の目的は、ダイナミックメモ
リと論理回路ブロックとを一つの半導体基板に搭載した
メモリ・ロジック混載チップにおいて、ノイズの問題や
配線遅延の問題を回避しかつ配線の増大によるチップ面
積の増大を防いだ最適なメモリ・ロジック混載チップを
提供することである。

【０００９】また、本発明の第二の目的は、信号配線の
発生する電気的ノイズがノイズに弱い回路部の動作に影
響を与えることがなく、且つ配線の増大によるチップ面
積の増大を抑制した半導体装置を提供することである

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、本発明においては、上記第一の
目的を達成するために、同一の半導体チップ上に集積し
た論理ブロックとダイナミックメモリのうち、メモリの
上部を等電位にバイアスした導電層でシールドし、その
上部を論理ブロックとボンディングパッドとの間もしく
は論理ブロックと他の論理ブロックとの間の配線を通
す。

【００１２】ダイナミックメモリは、読み出し信号をセ
ンスアンプで増幅する際に、多数のデータ線を同時に充
電するため、カップリングノイズが発生する。また、読
み出し信号をセンスアンプで増幅する直前は、データ線
が電気的にフローティング状態になるため、ダイナミッ
クメモリは外部のノイズにも非常に弱い。また、一般的
に、メモリ回路と論理回路とを比較すると、メモリ回路
よりも論理回路の方が多層の配線層を必要とする。従っ
て、メモリ・ロジック混載チップにおいては、ロジック
部よりもメモリ部の方が必要とする配線層の数は少なく
て済むため、ノイズに弱いメモリ部の上層の配線層にシ
ールド用の導電体を設け、更にその上をロジック部に接
続する配線を通過させることを特徴とした。これによ
り、ノイズの問題を解決しつつチップ面積の増大を防い
だ最適なメモリ・ロジック混載チップを提供することが
できる。

【００１３】本発明のより望ましい形態によれば、上記
のシールド用導電体は、メモリセルのキャパシタのプレ
ート電極にも接続される。これにより、接地電位に接続
されるシールド用導電体が、メモリセルのキャパシタの
プレート給電の役目も果たし、構成が簡略化できる。

【００１４】また、本発明は、上記第二の目的を達成す
るため、ノイズの影響を受けやすい回路領域の上にシー
ルド用の導電体を設けるとともに、このシールド用導電
体が設けらている金属配線層を用いて、他の回路領域の
配線も行う。これにより、特別のシールド導電体専用の
配線層を設ける必要がなく、シールド用導電体が設けら
ている金属配線層のうちシールド用導電体が配置されて
いない領域を配線の領域として有効に利用できるため、
配線によるチップ面積の増大を抑制しつつ、アナログ回
路、若しくはメモリなどのノイズに弱い機能ブロックを
ノイズから守ることができる。

【００１５】前記並びにその他の目的と本発明の新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１６】なお、出願人は本発明の完成後に、シール
ド用導電体の上部に信号配線を設ける技術に関して公知
例調査を行った。その結果、関連する公知例として特開
平２−１２１３４９号および特開平３−１５２９６８号
の２件の公知例を発見した。

【００１７】特開平２−１２１３４９号には、内部にダ
イナミックな動作をするノードを含む回路を用いたセル
をグランド配線層で覆い、その上空に信号配線を通すこ
とが開示されている。また、特開平３−１５２９６８号
には、セル内の配線の配線層とセル間の配線の配線層と
の間に、接地電位に接続した金属層を設けることが開示
されている。

【００１８】しかしながら、これらの公知例は、まず、
本発明の第一の特徴であるダイナミックメモリと論理回
路ブロックとを一つの半導体基板に搭載する半導体装置
において、メモリの上部にシールド導電体を形成しその
上部に論理回路ブロックに接続される配線を通すことつ
いては、全く開示していない。

【００１９】本発明は、ダイナミックメモリ・ロジック
混載チップに特有の以下のような知見に基づいてなした
ものである。すなわち、ダイナミックメモリ・ロジック
混載チップでは、特にダイナミックメモリ部が、前述の
ような多数のデータ線の同時充電のためのカップリング
ノイズの問題およびデータ線がフローティング状態にな
るという問題を有する一方で、メモリ回路よりも論理回
路の方が多層の配線層を必要とするという特徴を有す
る。このメモリ回路よりも論理回路の方が多層の配線層
を必要とするという傾向は、将来実装密度が高くなるほ
ど更に強まっていくと考えられる。本発明は、この様な
今回発明者が気付いたダイナミックメモリ・ロジック混
載チップ特有の問題点と特徴に鑑みてなされたものであ
って、同一半導体基板上にメモリ部とロジック部とを形
成する場合、メモリ上部では未使用となる上層配線層に
メモリセルを覆うシールド用導電体を形成し、導電体の
上部に論理ブロックを接続する信号配線を設けるという
格別の工夫を施したものである。したがって、本発明は
上述のような公知例に基づいて決して容易になし得るも
のではない。

【００２０】また、上述した２件の公知例においては、
シールド用の金属が設けられる金属配線層はシールド用
専用の金属層であり、シールド用導電体が設けらている
金属配線層を用いて他の回路領域の配線も行うという本
発明の特徴に関しては、全く開示していない。本発明は
かかる特徴により、特別のシールド導電体専用の配線層
を設ける必要がなく、シールド用導電体が設けらている
金属配線層のうちシールド用導電体が配置されていない
領域を配線の領域として有効に利用できるため、配線に
よるチップ面積の増大を抑制しつつ、ノイズに弱い機能
ブロックを信号配線が発するノイズから守ることができ
るという、本発明特有の作用効果を顕著に奏するもので
ある。したがって、本発明は上述の２件の公知例に基づ
いて決して容易になし得るものではない。

【００２１】

【発明の実施の形態】図１は、本発明の概念を示した一
実施例である。半導体チップCHIPは、デジタル回路から
なる論理ブロックBLK1, BLK2, BLK3, BLK4と、論理ブロ
ックBLK1, BLK2, BLK3, BLK4の間に配置されたダイナミ
ックメモリDM等が１つの半導体基板上で構成される。論
理ブロックBLK1, BLK2, BLK3, BLK4は、論理回路LC11,
LC12,LC21, LC22, LC31, LC41やフリップフロップ FF等
で構成される。ブロック間は、ブロック間の配線WR1, W
R2, WR3, WR4等で接続される。また、異なる配線層はコ
ンタクトTHによって接続するようにされる。配線WR3, W
R4は、コンタクトTHを境に破線で表示してあるが、実線
で示した配線と異なる配線層であることを示している。
また、導電体SHLは、ダイナミックメモリDMの上部を覆
うように配置される。図示はしていないが、ダイナミッ
クメモリDMはメモリセルアレイとセンスアンプ等の周辺
回路とを備え、導電体SHLはメモリセルアレイと周辺回
路とを覆うように設けられている。導電体SHLは、ボン
ディングパッドPADを通じて接地される。ここで、接地
するとは、導電体を時間的に実質的変動を生じない所定
の電位にバイアスすること、すなわちac接地の状態とす
ることである。

【００２２】なお、図１では、分かり易くするために、
ボンディングパッドや配線、機能ブロックのうち説明に
関係ないものは省略してある。半導体チップCHIPはレジ
ンモールド技術等によりプラスティック・パッケージに
封止される。ボンディングパッドPADは、パッケージの
リードとボンディングワイヤで接続される。パッケージ
の外部リードを接地電位に接続することで、導電体SHL
を接地電位にすることができる。

【００２３】図１より明らかなように、配線WR1, WR2,
WR3, WR4は、ダイナミックメモリＤＭの上部を通過して
いる。このため、配線領域によるチップ面積の増大がな
い。また、最短経路に近い経路で論理ブロック間の配線
が可能となっているので配線遅延も小さくなり、高速動
作が可能となる。しかも、ダイナミックメモリＤＭは、
等電位にバイアスされた導電体SHLでシールドされてい
るため、メモリと通過配線の干渉によるノイズの発生を
最小にすることができる。このため、ダイナミックメモ
リDMの上部に配線を通過させてもメモリあるいはデジタ
ル論理回路が誤動作をすることなく安定な動作が可能と
なる。

【００２４】ダイナミックメモリDMでは、読み出し信号
をセンスアンプ（図示されていない）で増幅する際に多
数のデータ線（図示されていない）を同時に充電するた
めそのためのカップリングノイズが発生する。また、読
み出し信号をセンスアンプで増幅する直前は、データ線
が電気的にフローティング状態になるため、外部のノイ
ズに非常に弱い。従って、本実施例のように電気的にシ
ールドすることは、ダイナミックメモリDMの上部を配線
領域に使用する際には大変有効である。

【００２５】なお、本実施例ではダイナミックメモリDM
を例に説明したが、アナログ回路を集積する場合も本実
施例と同様にシールドをすることにより、その上部を配
線領域として利用することが可能となる。なお、シール
ドする導電体を接続するボンディングパッドと機能ブロ
ックの接地用ボンディングパッドなどを共通にすると機
能ブロックが動作する際に電位が変動し、その結果シー
ルド用導電体の下部にある機能ブロックや上部の貫通配
線にノイズを生じる場合がある。そのような場合には、
シールドする導電体を接続するボンディングパッドを専
用に設けることが有効である。

【００２６】図１に示されるシールド用の導電体SHL
を、通常の集積回路の工程に新たに工程を付加して作成
すると場合によっては、工程の増加によるコストの増大
が問題となる場合がある。その場合には、図３に示され
るように多層配線を利用してシールド用の導電体SHLを
実現する方法が有効である。ここでは6層の金属（メタ
ル）配線を使用すると仮定している。6層のうち1層から
3層はダイナミックメモリDMのブロックで使用し、第4層
をシールド層として使用する。さらに論理ブロックでは
第1層から第6層までを使用し、第5層と第6層をブロック
間の配線として使用する。このようにすれば図１のよう
な実施例を工程の増加無しに実現することができる。

【００２７】一般に最近のダイナミックメモリは3層の
メタル配線を使用しているが、論理回路では、論理ブロ
ックの集積度と動作速度を上げるためより多くの5層、6
層といった配線を使うことが望ましい。したがって、メ
モリ・ロジック混載チップにおいては、メモリ部で未使
用となる第４層もしくはこれより上層の配線層にシール
ド用導電体を設け、論理回路部ではシールド用導電体が
設けられている配線層と同じ配線層も用いて配線を行
い、シールド用導電体よりも上層で論理ブロック間の配
線を通すことで、配線の増大によるチップ面積の増大を
防いだ最適なメモリ・ロジック混載チップを実現でき
る。

【００２８】図４は、図３に基づいて作成された図１の
実施例の配線部分の断面図を示したものである。図４に
は配線WR1に添った断面を示してある。実際には、配線
の数はもっと多くまた接続状況も複雑となるが、分かり
易くするために、ここでは簡略化して示してある。ま
た、トランジスタやメモリセルは省略してある。図４か
らわかるように、シールド用導電体SHLは第4層の配線層
で形成されている。論理ブロックBLK1内の論理回路LC1
1の出力は、シールド用導電体SHLの上部を通過する第6
層の配線により論理ブロックBLK2内の論理回路LC22の入
力に接続されている。また、第５層の配線が2本シール
ド用導電体SHLの上部を通過しているが、これらは図１
の配線WR2と配線WR3に対応するものである。

【００２９】以上、図３並びに図４を用いて説明したよ
うに、シールド用導電体SHLを配線層で形成することが
可能である。この場合、工程の増加によるコストの上昇
を避けることが可能となる。

【００３０】次に本発明の他の実施例について説明す
る。

【００３１】図１では、１つの機能ブロックをシールド
する例を示したが、本発明は、複数の機能ブロックをシ
ールドする場合にももちろん有効である。その場合、シ
ールドのための導電体を複数の機能ブロックで共用する
ことも可能であるが、分離したほうがよい場合もある。
前記したようにダイナミックメモリでは、読み出し信号
をセンスアンプで増幅する際に多数のデータ線を同時に
充電するためそのためのカップリングノイズが発生す
る。

【００３２】また、読み出し信号をセンスアンプで増幅
する直前は、データ線が電気的にフローティング状態に
なるので、外部のノイズに非常に弱い。従って、2つの
ダイナミックメモリが異なるタイミングで動作し、一方
が読み出し信号をセンスアンプで増幅しているときに片
方が読み出し信号をセンスアンプで増幅する直前であっ
たりすると、シールド用導電体が共通の場合には、それ
を介したノイズにより後者を誤動作させる場合が考えら
れる。

【００３３】図５は、２つのダイナミックメモリを含む
半導体装置を示しものである。半導体チップCHIPは、デ
ジタル回路からなる論理ブロックBLK1, BLK2, BLK3, BL
K4,BLK5, BLK6と、論理ブロックBLK1, BLK2, BLK3, BLK
4, BLK5, BLK6の間に配置されたダイナミックメモリDM
1, DM2等で構成される。論理ブロックBLK6と論理ブロッ
クBLK2とは配線W1で接続される。論理ブロックBLK6と論
理ブロックBLK1とは配線W2で接続される。論理ブロック
BLK1と論理ブロックBLK5とは配線W3で接続される。論理
ブロックBLK3と論理ブロックBLK5とは配線W4で接続され
る。論理ブロックBLK2と論理ブロックBLK4とは配線W5で
接続される。また、異なる配線層はコンタクトTH1,TH2
によって接続するようにされる。破線で表示してある配
線は、実線で示した配線と異なる配線層であることを示
している。

【００３４】また、導電体SHL1, SHL2は、それぞれ、ダ
イナミックメモリDM1, DM2の上部を覆うように配置され
る。導電体SHL1, SHL2は、ボンディングパッドPAD1, PA
D2を通じて接地される。なお、図５では、分かり易くす
るために、ボンディングパッドや配線、機能ブロックの
うち説明に関係ないものは省略してある。実施例１と同
様に、半導体チップCHIPはレジンモールド技術等により
プラスティック・パッケージに封止される。ボンディン
グパッドPADは、パッケージのリードとボンディングワ
イヤで接続される。パッケージの外部リードを接地する
ことで、導電体SHLを接地することができる。

【００３５】図５に示されるように、本実施例では、ダ
イナミックメモリDM1をシールドする導電体SHL1とダイ
ナミックメモリDM2をシールドする導電体SHL2とを分離
し、各々別々のボンディングパッドPAD1, PAD2から電源
を供給している。このようにするとダイナミックメモリ
DM1とDM2の間でシールド用導電体を介するノイズの影響
を最小にすることが可能である。このため特に高速動作
時に安定に半導体装置を動作させることが可能となる。

【００３６】図５の実施例では、ダイナミックメモリを
２つ含む例を示したが、さらに数が多い場合やアナログ
など他の機能ブロックを複数含む場合、或いはメモリと
アナログなど異種の機能ブロックを集積する場合にも同
様である。

【００３７】次に、本発明を実現するための半導体の構
造とプロセス工程を図６〜図９に示した実施例を用いて
説明する。

【００３８】図６〜図９は、本発明の一実施例の半導体
装置について、製造プロセス工程に沿って時系列順に示
したものである。

【００３９】図６は、３層の金属配線層までのプロセス
工程を終えた実施例の断面図である。図６に示す状態ま
でのプロセス工程は、MOSトランジスタとクラウン型キ
ャパシタとを有する通常のDRAMのプロセス工程と同様で
あるので、その説明は省略する。ここでは、いわゆるク
ラウン構造と呼ばれる３次元構造を持つDRAMメモリセル
を用いた例を示したが、本発明は、クラウン構造のメモ
リセルを有するものに限定されるものではなく、半導体
基板内部にメモリセルのキャパシタを形成したいわゆる
トレンチ型のメモリセルや、その他の既知の構造のキャ
パシタを有するメモリセルのDRAMを搭載した半導体装置
にも適用可能であることは明らかである。

【００４０】本図において、M1, M2, M3はそれぞれ第一
層、第二層、第三層の金属配線、TH1は第一層と第二層
の金属配線間を結合するビアホール、TH2は第二層と第
三層の金属配線間を結合するビアホールである。また、
PS,OX,PLはメモリセルのキャパシタを形成する層で、PS
はトランジスタに接続される側の電極であるポリシリコ
ン層、OXは誘電体膜である酸化膜、PLは接地電位側の電
極であるプレート層である。

【００４１】図においては、左側から順に、メモリアレ
イ部、DRAM周辺回路部及びロジック部を示している。こ
こでは、わかりやすくするために縮尺を極端にデフォル
メし、トランジスタの数もごく一部のみ示してある。ま
た、図面の簡略化のため、半導体基板中の設けられたト
ランジスタ形成のための拡散層等は記載を省略してい
る。

【００４２】つづいて本発明における４層配線以上の工
程を図７〜図９を用いて説明する。

【００４３】図７を用いて、図６の状態までの工程の後
第四層の金属配線層が形成されるまでについて説明す
る。

【００４４】はじめに第三層の金属配線M3と第四層の金
属配線M4との間の層間絶縁膜を形成する。まず、化学的
気相成長法、いわゆるケミカルベーパーデポジション
（CVD）を用いて第一の層間酸化膜P-TEOSを形成し、つ
づいて塗布を用いて第二の層間酸化膜SOGを形成した後
に、化学機械研磨法（いわゆるCMP法）を用いて平坦化
を行い、さらにその上に第三の層間酸化膜P-TEOSを形成
する。この上に第四層の金属配線M4により、シールド用
導電体M4S、プレート(PL)給電M4PL、論理ブロック内の
論理セル間の配線層M4Wなどを同一の工程（金属膜デポ
ジション、フォトリソグラフィ、ドライエッチング）で
形成する。プレートの給電に必要な配線層はレイアウト
に依存するので、必要に応じて第四層あるいは、さらに
上層配線を用いてもよいし第三層までで済ませることが
可能ならそれでもよい。

【００４５】なお、図中シールド用導電体M4Sは、メモ
リアレイ部の上部を覆うように設けられているが、ダイ
ナミックメモリの周辺回路部をも覆うようにシールド用
導電体M4Sを設けても良い。周辺回路中、特にセンスア
ンプ回路部については、前述したようにデータ線が電気
的にフローティング状態になることを考慮すれば、この
回路部をも覆うようにシールド用導電体M4Sを形成する
ことは効果的である。

【００４６】続いて、図８を用いて、図７のまでの工程
の後第六層の金属配線層が形成されるまでについて説明
する。

【００４７】図８に示したように、第４層の金属配線層
の上に、層間絶縁膜（一つの層間絶縁膜がP-TEOS,SOG,P
-TEOSの三層構造）と金属配線を交互に形成して第六層
の金属配線までを形成する。本図において、TH4,TH5
は、それぞれ金属配線M4,M5間およびM5,M6間を結合する
ビアホールである。M5W,M6Wはそれぞれ第５層および第
６層の金属配線により形成された論理ブロック間の配線
である。図に示したように、これらの配線とメモリセル
との間には、シールド用の配線M4Sがあるので、前記し
たようにノイズの問題を回避できる。

【００４８】さらに工程の最後に、図９に示したように
第６層の上に保護のため、化学的気相成長法、いわゆる
ケミカルベーパーデポジション（CVD）を用いて第一の
酸化膜P-TEOSを形成し、つづいて塗布を用いてポリイミ
ド樹脂膜PIQを形成し、チップ表面の保護膜とする。

【００４９】図６から図９を用いて説明した実施例で
は、シールド用導電体より上方の配線とDRAMのデータ線
との相互の影響を緩和しつつデータ線とシールド用導電
体との間の容量によってデータ線容量が増加するのを防
止すべく、シールド用導電体をデータ線から十分に遠ざ
けるため、シールド用導電体直下の金属配線層間絶縁膜
は、厚くとることが望ましい。本実施例では、シールド
用導電体直下の絶縁膜を十分に厚く設けたため、図９に
示したように、シールド用導電体が設けられる第４層の
金属配線層とその下の第３層の金属配線層との間の絶縁
膜の厚さ(a)は、第３層の金属配線層とその下の第２層
の金属配線層との間の絶縁膜の厚さ(b)よりも厚くなっ
ている。これにより、シールド用導電体をデータ線から
十分に遠ざけるにあたり、第２層金属配線および第３層
金属配線層の間の絶縁膜の厚さを過度に厚くする必要が
ないため、論理ブロック内とメモリ内の配線で多数使用
される第２層金属配線および第３層金属配線層の間でコ
ンタクトホールを用いた接続の信頼性を損ねることがな
い。さらには、塗布を用いてシールド用導電体直下の絶
縁膜を十分に厚く設ければ、シールド用導電体を形成す
べき面の平坦化がしやすいという効果もある。

【００５０】以上、図６から図９を用いて説明した実施
例によれば、第４層の金属配線によりDRAMメモリアレイ
上のシールド用導電体と、論理ブロック内の論理セル間
の配線を同時に形成することが可能であるため、プロセ
スコストを小さく抑えることが可能となる。さらにシー
ルド用導電体の上部を通過する第５、６層の金属配線を
用いて論理ブロック間の配線が可能となる。したがっ
て、ノイズの影響を最小にした上で、メモリセルの上部
を配線領域に使えるので、論理ブロック間の配線による
チップ面積の増大を防止することが可能となる。チップ
面積が小さくできれば、歩留まりが上昇し、製造コスト
が小さくなる。また、配線長が短いので、配線遅延が少
なく高速動作も可能となる。このように本実施例によれ
ば、高性能のDRAM／論理混載チップが、低コストに実現
できる。

【００５１】また、これまでの説明では、シールド導電
体は上層の論理ブロック間配線と、メモリセルのデータ
線との間で影響を及ぼし合うことを抑制する効果がある
旨を説明してきたが、シールド導電体は、いわゆるメイ
ンワード線やＹＳ線（カラム選択線）が、論理ブロック
間の信号配線に影響を与えることを抑制する効果もあ
る。

【００５２】大容量のＤＲＡＭを搭載する場合、メモリ
セルアレイは複数のメモリマットに分割して構成される
ことが多い。この場合、ワード線は階層的に設けられ、
メモリマット内のサブワード線はポリシリコン等のゲー
ト電極で構成されるが、複数のメモリマットにまたがる
メインワード線は上層の金属層を用いて形成される。
（階層型ワード線構造は、培風館発行,伊藤清男著「超
ＬＳＩメモリ」ｐ159に詳しい）。

【００５３】また、上記のように複数のメモリマット構
造を採用する場合、複数のメモリマットにまたがるカラ
ム選択線（いわゆるＹＳ線）も、上層の金属層を用いて
形成される。

【００５４】これらメインワード線またはＹＳ線は、メ
モリセルのキャパシタがビット線よりも上に形成される
いわゆるＣＯＢ構造の場合、キャパシタのプレート電極
よりも上に形成されるのが普通である。（メインワード
線およびＹＳ線をキャパシタプレート電極よりも上に形
成する構造は、上掲「超ＬＳＩメモリ」ｐ19に説明され
ている。）図９に示した半導体装置のＤＲＡＭ部もいわ
ゆるＣＯＢ構造を採用しているが、図中のプレート電極
上のＭ２Ｗ、Ｍ３Ｗの金属配線は、メインワード線また
はＹＳ線として形成されたものである。

【００５５】図９のような、ＣＯＢ構造のＤＲＡＭを搭
載する半導体装置では、ビット線はキャパシタのプレー
ト電極よりも下に形成されているため、むしろプレート
電極より上の上記メインワード線またはＹＳ線が論理ブ
ロック間配線に与える影響が深刻になる。特に、これら
メインワード線及びＹＳ線は振幅が大きいため、その上
部を通過する論理ブロック間配線が影響を受けることを
抑制しなければならない。

【００５６】上述した実施例においては、シールド導電
体Ｍ４Ｓは、メインワード線およびＹＳ線と、論理ブロ
ック間配線との間の干渉も、抑制する効果を有する。

【００５７】また、アルミ等の金属を用いてワード線を
裏打ちする場合（いわゆるワードシャント）に、裏打ち
するための金属配線をメモリセル上の上層の配線層を用
いて布線する場合も、裏打ちするための配線と論理ブロ
ック間配線との間の干渉を抑制することができる。

【００５８】図１０は、本発明の他の実施例を示す図で
ある。図１０に断面図として示した半導体装置を図９と
比較すると、シールド導電体M4Sの上部を通過する論理
ブロック間配線が、第６層の配線M6Wのみに限られてい
る点で異なり、あとは図９の半導体装置と同じものであ
る。本実施例によれば、シールド上の通過配線が配線層
１層のみで配線される場合、シールドのすぐ上の配線層
の配線M5Wを用いずにその上の配線層の配線M6Wを用いて
配線しているため、DRAM中のデータ線とシールド導電体
上方の論理ブロック間配線との間の、ノイズの影響を更
に低減できるという効果が得られる。

【００５９】次に、図１１を用いて、本発明の他の実施
例について説明する。

【００６０】図１１は、シールド用導電体がキャパシタ
プレート給電も兼ねている実施例である。シールド用導
電体がプレート層PLにも接続されていること以外は、図
６〜図９を用いて説明した半導体装置と同じであり、M
1, M2, M3はそれぞれ第一層、第二層、第三層の金属配
線、TH1は第一層と第二層の金属配線間を結合するビア
ホール、TH2は第二層と第三層の金属配線間を結合する
ビアホール、M4Wは論理ブロック内の論理セル間の配
線、M5W,M6Wはそれぞれ第５層および第６層の金属配線
により形成された論理ブロック間の配線、TH4,TH5は、
それぞれ金属配線M4,M5間およびM5,M6間を結合するビア
ホールである。シールド用導電体M4SPLは、メモリセル
を覆うようにメモリセル上部に設けられているととも
に、ビアホールTH3を介して第３層の金属配線層に接続
され、さらにビアホールを介してその下のプレート層PL
に接続されている。シールド用導電体M4SPLは、図示し
ないが、所定の場所で更に上層の配線層に配線が引き出
され、シールド用導電体を所定の電位に保つための給電
用ボンディングパッドに接続する構成とすることも考え
られる。

【００６１】本実施例によれば、所定の電位にバイアス
されたシールド用導電体がキャパシタのプレート層への
給電も兼ねるため、キャパシタ給電用の配線をシールド
用導電体とは別に独立して設ける必要が無く、所定の電
位に保つための給電用ボンディングパッドもキャパシタ
給電用とシールド用とで共用できるため、配線構造が複
雑にならず、チップ面積の増大が防止できる。

【００６２】また、キャパシタのプレート電極には１／
２Ｖｃｃの内部電源が供給される場合が多く、Ｖｃｃ等
と比べて電位の変動が少なく安定しているため、シール
ド導電体のシールドの効果が安定するという効果も得ら
れる。

【００６３】これまで、説明してきたように、本発明で
は、DRAMの上を等電位に保った導電体でシールドする。
このシールド層は、DRAMの上全体を覆うもので形成して
もよいが、面積が大きいと、場合によっては、はがれ易
くなるなどの問題が生じる。このような場合には、図１
２に示した実施例のようにメッシュ構造にすることが望
ましい。

【００６４】図１２は、半導体基板に垂直方向の上方か
ら見た、シールド用導電体のレイアウトパターンの例を
示す図である。図１２においてBLK1,BLK2,BLK3およびBL
K4は論理ブロック、M4Sは、DRAMの上をシールドするた
めの第４層金属配線（シールド用導電体）、M5WおよびM
6Wはそれぞれ第５層、第６層の論理ブロック間の配線、
TH4は配線M5WとM6Wを接続するビアホールである。PADは
シールド層に給電するためのボンディングパッドであ
る。なお、本図における論理ブロックの接続関係は、図
１の接続関係と一致させてある。

【００６５】本実施例によれば、シールド層をメッシュ
構造にした上で、その上部を用いて論理ブロックの配線
が可能となるので、メモリアレイの面積が大きい場合で
も、はがれ易くなるという問題を回避することが可能と
なる。本実施例では、シールド層M4S上を一本の配線が
通過するような例を示したが、複数の配線が通過するよ
うにM4Sの幅を設計することも可能である。なお、通
常、信号配線はいわゆる配線ピッチと呼ばれる決まった
間隔で形成する。したがって、シールド層を配線ピッチ
に合わせて幅や位置を設計しておくことが望ましい。そ
のようにすれば、論理ブロック間の配線を自動配置配線
のCADツールを用いて効率的に行うことが可能となる。

【００６６】DRAMの上にシールド層を設けた場合に、メ
モリセルの構造によっては、データ線とシールド線の間
の容量により、データ線容量が増加する可能性もある。
この場合、DRAMの読み出し信号量が減少するなどの問題
が生ずる場合がある。図６〜図９を用いて説明した実施
例では、メモリセルの下にDRAMのデータ線があるため、
上記の影響は小さいが、例えば、半導体基板内部にメモ
リセルを形成するいわゆるトレンチ型のメモリセルの場
合には、より問題になる可能性が高い。

【００６７】このような場合には、図１３に示した実施
例が有効である。図１３において、DLはデータ線、WLは
ワード線、SAはセンスアンプである。本実施例では、シ
ールド層M4Sをデータ線を避けて設けてある。これによ
り、シールド層の真上を通る論理ブロック間配線とデー
タ線との間の相互影響（ノイズの影響）をシールド層に
よって緩和しつつ、データ線とシールド層との間の容量
に起因してデータ線容量が増加することを抑制できる。
なお、DRAMでは、ワード線の抵抗を下げるため、ワード
線を金属配線でシャントすることが良く行われる。この
場合、図１３のWSで示したように、複数のデータ線毎に
隙間を設けてこの部分でワード線とシャント用の金属配
線を接続する。本実施例では、この領域を利用して、シ
ールド層を形成してある。このようにすれば、メモリア
レイの面積を増大させることなく、上記のデータ線容量
増加の問題を回避することができる。図１３では記載を
省略しているが、本実施例においても論理ブロック間の
信号配線は、シールド層の上部を通過させていることは
言うまでもない。また、図１２の例と同じ理由で、シー
ルド層を配線のピッチに合わせて形成することが望まし
いことももちろんである。なお、図９では、左右２つの
アレイ上に共通のシールド層（電気的に接続されている
シールド層）を設けた。同一のI/O線を共通に用いる場
合など、２つ以上のアレイを接近して配置する場合など
にはこの構造が向いているが、本発明は左右２つのアレ
イ上で別個のシールド用導電体を設けても良い。

【００６８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることはいうまでもない。

【図面の簡単な説明】

【図１】図１は、シールド用導電体でダイナミックメモ
リ部をシールドした本発明の一実施例の半導体装置を示
す図である。

【図２】図２は、論理回路ブロックの間にメモリを配置
した例を示す図である。

【図３】図３は、本発明の一実施例の半導体装置におけ
る多層配線の使い分けを示す図である。

【図４】図４は、本発明の一実施例の半導体装置の断面
構造を模式的に示した図である。

【図５】図５は、シールド用導電体を分離した本発明の
他の実施例の半導体装置を示す図である。

【図６】図６は、本発明の一実施例の半導体装置の第３
層の金属配線までのプロセスを説明するための断面構造
図である。

【図７】図７は、本発明の一実施例の半導体装置の第４
層の金属配線までのプロセスを説明するための断面構造
図である。

【図８】図８は、本発明の一実施例の半導体装置の第６
層の金属配線までのプロセスを説明するための断面構造
図である。

【図９】図９は、本発明の一実施例の半導体装置のファ
イナルコートまでのプロセスを説明するための断面構造
図である。

【図１０】図１０は、本発明の他の実施例の半導体装置
の断面構造図である。

【図１１】図１１は、シールド用導電体がメモリセルの
キャパシタのプレート電極にも接続される例の半導体装
置の断面構造図である。

【図１２】図１２は、シールド用導電体のレイアウトパ
ターンの例を示す図である。

【図１３】図１３は、シールド用導電体のレイアウトパ
ターンの例を示す図である。

【符号の説明】

CHIP…半導体チップ、TH, TH1, TH2…コンタクト、LC1,
LC2, LC11, LC12, LC21, LC31, LC41…論理回路、FF…
フリップフロップ、BLK1, BLK2, BLK3, BLK4, BLK5, BL
K6…論理ブロック、DM, DM1, DM2…ダイナミックメモ
リ、SHL, SHL1, SHL2…シールド用導電体、PAD, PAD1,
PAD2…ボンディングパッド、WR1, WR2, WR3,WR4, W1, W
2, W3, W4, W5…配線。

Claims

【特許請求の範囲】

【請求項１】ひとつの半導体基板上に、メモリセルアレ
イを有するダイナミックメモリと、論理回路とが形成さ
れ、前記メモリセルアレイの上部に形成された導電体と、前
記導電体の上部に形成された配線とを有し、前記導電体は所定の電位に保持され、前記配線は前記論
理回路につながっていることを特徴とする半導体装置。
【請求項２】前記所定の電位はａｃ接地である請求項１
記載の半導体装置。
【請求項３】前記導電体は、半導体主表面に対して半導
体基板とは反対側のメモリセルアレイ上部の金属層中に
形成されていることを特徴とする請求項１記載の半導体
装置。
【請求項４】前記金属層には、前記論理回路中のトラン
ジスタ間を接続する配線が形成されていることを特徴と
する請求項３記載の半導体装置。
【請求項５】前記導電体は、前記メモリセルアレイに対
して、前記配線が与えるノイズをシールドするものであ
る請求項１記載の半導体装置。
【請求項６】前記導電体は、前記メモリセルアレイを覆
うように、前記メモリセルアレイの上部に形成されてい
ることを特徴とする請求項５記載の半導体装置。
【請求項７】前記ダイナミックメモリはセンスアンプ回
路を含む周辺回路部を有し、前記導電体は、周辺回路部
をも覆うように形成されていることを特徴とする請求項
６記載の半導体装置。
【請求項８】前記半導体基板上に複数の論理回路を有
し、前記配線は前記複数の論理回路間を接続することを
特徴とする請求項１記載の半導体装置。
【請求項９】ボンディングパッドを有し、前記配線は前
記論理回路と該ボンディングパッドとを接続することを
特徴とする請求項１記載の半導体装置。
【請求項１０】前記メモリセルアレイは複数のメモリセ
ルを含んでなり、該メモリセルの各々は、キャパシタの
第１の電極に接続されているトランジスタを有し、前記
導電体は各々のメモリセルに含まれる前記キャパシタの
第２の電極に接続されている請求項１記載の半導体装
置。
【請求項１１】前記導電体は、メッシュ構造であること
を特徴とする請求項１記載の半導体装置。
【請求項１２】半導体基板上に形成され複数のトランジ
スタを有する第１の回路部と、半導体基板上に形成され複数のトランジスタを有する第
２の回路部と、前記第１の回路部の上部で第１の金属層に形成されたシ
ールド導電体とを備え、前記第１の金属層と同じレベ
ルの金属層には、さらに、前記第２の回路部のトランジ
スタ同士を接続する配線が形成されていることを特徴と
する半導体装置。
【請求項１３】前記第１の金属層より上の第２の金属層
中における前記シールド導電体の上部に第２の配線が形
成され、前記シールド導電体は、前記第２の配線が前記
第１の回路部に与えるノイズの影響を抑制するものであ
る請求項１２記載の半導体装置。
【請求項１４】前記シールド導電体は、所定の電位にバ
イアスされることを特徴とする請求項１３記載の半導体
装置。
【請求項１５】前記第１の回路部はダイナミックメモリ
であり、前記第２の回路部は論理回路である請求項１４
記載の半導体装置。
【請求項１６】さらに第３の回路部として論理回路を有
し、前記第２の配線は前記第２の回路部である論理回路
と前記第３の回路部である論理回路との間を接続するも
のである請求項１５記載の半導体装置。
【請求項１７】キャパシタと該キャパシタの第１の電極
に接続されるトランジスタとを備えたメモリセルが複数
含まれるメモリセルアレイを有するダイナミックメモリ
と、前記メモリセルアレイの上部に形成されたシールド導電
体と、前記シールド導電体の上部に形成された配線とを有する
半導体装置であって、前記シールド導電体は、所定の電位に保たれ、かつ、そ
れぞれのメモリセルのキャパシタの第２の電極に接続さ
れていることを特徴とする半導体装置。
【請求項１８】前記第２の電極は、複数のキャパシタに
おいて共通の電極として形成されていることを特徴とす
る請求項１７記載の半導体装置。
【請求項１９】前記シールド導電体は、前記配線が前記
メモリセルアレイに与えるノイズの影響を抑制するもの
である請求項１７記載の半導体装置。
【請求項２０】さらに論理回路を有し、前記配線は該論
理回路に接続されている請求項１７記載の半導体装置。
【請求項２１】半導体基板上に形成され、メモリセルア
レイを有するダイナミックメモリと、前記半導体基板よりも上に形成された第１の金属層と、前記第１の金属層よりも上に形成された第２の金属層
と、前記第２の金属層よりも上に形成された第３の金属層中
の前記メモリセルアレイの上部に形成されたシールド導
電体と、前記第３の金属層よりも上に形成された第４の金属層中
の前記シールド導電体の上部に形成された配線とを有
し、前記シールド導電体は所定の電位にバイアスされ、前記シールド導電体と第２の金属層の間の絶縁層の厚さ
は、第２の金属層と第１の金属層との間の絶縁膜よりも
厚い半導体装置。
【請求項２２】半導体基板上に形成され、それぞれが複
数のトランジスタを有する第１及び第２の機能ブロック
と、半導体基板の上方に形成された第１の金属層と、前記第１の金属層の上方に形成された第２の金属層と、前記第１の機能ブロックの上部で前記第２の金属層より
も上の第３の金属層中に形成されたシールド導電体と、前記シールド導電体の上部で第４の金属層中に形成さ
れ、第２の機能ブロックに接続される配線とを有し、前記シールド導電体は所定の電位にバイアスされ、シー
ルド導電体と第２の金属層の間の絶縁層の厚さは、第２
の金属層と第１の金属層との間の絶縁膜よりも厚い半導
体装置。
【請求項２３】少なくとも５層の金属層を有し、第１層目、第２層目および第３層目の金属層を用いて配
線されたダイナミックメモリと、第１層目、第２層目、第３層目及び第４層目の金属層を
用いて配線された第１の論理回路ブロックと、第１層目、第２層目、第３層目及び第４層目の金属層を
用いて配線された第２の論理回路ブロックと、前記ダイナミックメモリの上部の第４層目の金属層を用
いて形成された導電体と、前記導電体の上部の第５層目の金属層を用いて形成され
た、第１の論理回路ブロックと第２の論理回路ブロック
とを結ぶ配線とを有する半導体装置。