JPH09307067A - セミカスタム半導体集積回路装置 - Google Patents
セミカスタム半導体集積回路装置Info
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- JPH09307067A JPH09307067A JP12119396A JP12119396A JPH09307067A JP H09307067 A JPH09307067 A JP H09307067A JP 12119396 A JP12119396 A JP 12119396A JP 12119396 A JP12119396 A JP 12119396A JP H09307067 A JPH09307067 A JP H09307067A
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- integrated circuit
- circuit device
- semiconductor integrated
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ゲートアレイの多ピン化、かつ、パッド面積
が縮小化される場合においても、そのデカップリングコ
ンデンサの容量値を増やすことができるセミカスタム半
導体集積回路装置を提供する。 【解決手段】 多層配線を有するセミカスタム半導体集
積回路装置において、未使用のボンディングパッド領域
に、基板１１上に下層絶縁層１２が形成され、その上に
下層配線層１３がパターニングされ、その上を中間絶縁
層１４で覆っている。その上に中間配線層１５をパター
ニングし、その上を上層絶縁層１６で覆っている。さら
に、上層絶縁層１６上に上層配線層１７をパターニング
し、その上をパッシベーション膜１８で覆うようにして
いる。そこで、下層配線層１３には電源線ＶDDを接続
し、中間配線層１５には接地線ＧＮＤを接続し、上層配
線層１７には電源線ＶDDを接続し、デカップリングコン
デンサを構成する。
が縮小化される場合においても、そのデカップリングコ
ンデンサの容量値を増やすことができるセミカスタム半
導体集積回路装置を提供する。 【解決手段】 多層配線を有するセミカスタム半導体集
積回路装置において、未使用のボンディングパッド領域
に、基板１１上に下層絶縁層１２が形成され、その上に
下層配線層１３がパターニングされ、その上を中間絶縁
層１４で覆っている。その上に中間配線層１５をパター
ニングし、その上を上層絶縁層１６で覆っている。さら
に、上層絶縁層１６上に上層配線層１７をパターニング
し、その上をパッシベーション膜１８で覆うようにして
いる。そこで、下層配線層１３には電源線ＶDDを接続
し、中間配線層１５には接地線ＧＮＤを接続し、上層配
線層１７には電源線ＶDDを接続し、デカップリングコン
デンサを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、セミカスタム集積
回路装置に係り、特に、セミカスタムＬＳＩ内部に、大
容量のデカップリングコンデンサを搭載した、セミカス
タムＬＳＩに関するものである。
回路装置に係り、特に、セミカスタムＬＳＩ内部に、大
容量のデカップリングコンデンサを搭載した、セミカス
タムＬＳＩに関するものである。
【０００２】
【従来の技術】従来、セミカスタムＬＳＩ内部に、大容
量のデカップリングコンデンサを搭載する方法として
は、特開昭６３−１４２６５６号公報に開示されるもの
があった。かかる従来のセミカスタム半導体集積回路で
は、未使用のボンディングパッド領域、未使用の入出力
セル領域又は未使用の基本セル領域のうち少なくとも１
つの領域に、第１、第２の導電層及びこれらの導電層の
間の層間絶縁膜から構成されるコンデンサを構成するよ
うにしている。
量のデカップリングコンデンサを搭載する方法として
は、特開昭６３−１４２６５６号公報に開示されるもの
があった。かかる従来のセミカスタム半導体集積回路で
は、未使用のボンディングパッド領域、未使用の入出力
セル領域又は未使用の基本セル領域のうち少なくとも１
つの領域に、第１、第２の導電層及びこれらの導電層の
間の層間絶縁膜から構成されるコンデンサを構成するよ
うにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、近年の
プロセスの微細化や多層配線化により、セミカスタムＬ
ＳＩは大規模、高集積化、高速化し、従来よりさらにデ
カップリング容量が重要視されているが、一方でセミカ
スタムＬＳＩは多ピン化しており、そのために、未使用
パッド数は、従来よりも少なくなっており、しかも多ピ
ン化のため、パッド面積は縮小化しており、それによ
り、チップ全体としては未使用パッドをデカップリング
容量として得た場合、デカップリング容量値は減少して
きている。
プロセスの微細化や多層配線化により、セミカスタムＬ
ＳＩは大規模、高集積化、高速化し、従来よりさらにデ
カップリング容量が重要視されているが、一方でセミカ
スタムＬＳＩは多ピン化しており、そのために、未使用
パッド数は、従来よりも少なくなっており、しかも多ピ
ン化のため、パッド面積は縮小化しており、それによ
り、チップ全体としては未使用パッドをデカップリング
容量として得た場合、デカップリング容量値は減少して
きている。
【０００４】本発明は、上記問題点を除去し、ゲートア
レイの多ピン化、かつ、パッド面積が縮小化される場合
においても、そのデカップリングコンデンサの容量値を
増やすことができるセミカスタム半導体集積回路装置を
提供することを目的とする。
レイの多ピン化、かつ、パッド面積が縮小化される場合
においても、そのデカップリングコンデンサの容量値を
増やすことができるセミカスタム半導体集積回路装置を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕多層配線を有するセミカスタム半導体集積回路装
置において、未使用のボンディングパッド領域に、３層
以上の全配線層とこれらの配線層の間の絶縁層から構成
されるとともに、少なくとも、下層配線層に第１の電位
を印加し、中間配線層に第２の電位を印加し、上層配線
層に第１の電位または第３の電位を印加するコンデンサ
を設けるようにしたものである。
成するために、 〔１〕多層配線を有するセミカスタム半導体集積回路装
置において、未使用のボンディングパッド領域に、３層
以上の全配線層とこれらの配線層の間の絶縁層から構成
されるとともに、少なくとも、下層配線層に第１の電位
を印加し、中間配線層に第２の電位を印加し、上層配線
層に第１の電位または第３の電位を印加するコンデンサ
を設けるようにしたものである。
【０００６】したがって、ゲートアレイの多ピン化、か
つ、パッド面積が縮小化する場合においても、そのデカ
ップリングコンデンサの容量値を増やすことができる。 〔２〕多層配線を有するセミカスタム半導体集積回路装
置において、未使用のボンディングパッド領域に、少な
くとも、拡散層を有する基板と、下層絶縁膜と、下層配
線層としてのポリシリコン層と、中間絶縁膜と、中間配
線層と、上層絶縁膜と、上層配線層とを設けるようにし
たものである。
つ、パッド面積が縮小化する場合においても、そのデカ
ップリングコンデンサの容量値を増やすことができる。 〔２〕多層配線を有するセミカスタム半導体集積回路装
置において、未使用のボンディングパッド領域に、少な
くとも、拡散層を有する基板と、下層絶縁膜と、下層配
線層としてのポリシリコン層と、中間絶縁膜と、中間配
線層と、上層絶縁膜と、上層配線層とを設けるようにし
たものである。
【０００７】したがって、エンベディド・アレイ（Ｅｎ
ｂｅｄｅｄ Ａｒｒａｙ）の未使用ボンディングパッド
領域に形成されるデカップリングコンデンサの容量値を
増やすことができる。
ｂｅｄｅｄ Ａｒｒａｙ）の未使用ボンディングパッド
領域に形成されるデカップリングコンデンサの容量値を
増やすことができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す半導体集積回路装置の概略レイアウトを示
す図、図２は図１のＡ部拡大平面図、図３は図２のＡ−
Ａ′断面図（未使用ボンディングパッド部の断面図）、
図４は図２のＢ−Ｂ′断面図（その１）（通常の使用ボ
ンディングパッドの断面図）、図５は図２のＢ−Ｂ′断
面図（その２）（通常の使用ボンディングパッドの断面
図）である。
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す半導体集積回路装置の概略レイアウトを示
す図、図２は図１のＡ部拡大平面図、図３は図２のＡ−
Ａ′断面図（未使用ボンディングパッド部の断面図）、
図４は図２のＢ−Ｂ′断面図（その１）（通常の使用ボ
ンディングパッドの断面図）、図５は図２のＢ−Ｂ′断
面図（その２）（通常の使用ボンディングパッドの断面
図）である。
【０００９】図１に示すように、基本セル（ゲートアレ
イ）４の周囲に、未使用ボンディングパッド２を含む通
常の使用ボンディングパッド１が形成され、入出力セル
３を介して基本セル４が配置されている。なお、５は電
源リング配線である。そして、図３〜図５において、１
１は基板、１２は下層絶縁層、１３は下層配線層、１４
は中間絶縁層、１５は中間配線層、１６は上層絶縁層、
１７は上層配線層、１８はパッシベーション膜である。
イ）４の周囲に、未使用ボンディングパッド２を含む通
常の使用ボンディングパッド１が形成され、入出力セル
３を介して基本セル４が配置されている。なお、５は電
源リング配線である。そして、図３〜図５において、１
１は基板、１２は下層絶縁層、１３は下層配線層、１４
は中間絶縁層、１５は中間配線層、１６は上層絶縁層、
１７は上層配線層、１８はパッシベーション膜である。
【００１０】ボンディングパッドは、図１及び図２に示
すように、配列されており、その内に未使用ボンディン
グパッド２を有している。その未使用ボンディングパッ
ド２の断面を見ると、図３に示すように、基板１１上に
下層絶縁層１２が形成され、その上に下層配線層１３が
パターニングされ、その上を中間絶縁層１４で覆ってい
る。その上に中間配線層１５をパターニングし、その上
を上層絶縁層１６で覆っている。さらに、上層絶縁層１
６上に上層配線層１７をパターニングし、その上をパッ
シベーション膜１８で覆うようにしている。
すように、配列されており、その内に未使用ボンディン
グパッド２を有している。その未使用ボンディングパッ
ド２の断面を見ると、図３に示すように、基板１１上に
下層絶縁層１２が形成され、その上に下層配線層１３が
パターニングされ、その上を中間絶縁層１４で覆ってい
る。その上に中間配線層１５をパターニングし、その上
を上層絶縁層１６で覆っている。さらに、上層絶縁層１
６上に上層配線層１７をパターニングし、その上をパッ
シベーション膜１８で覆うようにしている。
【００１１】そして、下層配線層１３には電源線ＶDDを
接続し、中間配線層１５は接地線ＧＮＤを接続し、上層
配線層１７には電源線ＶDDを接続する。このようにし
て、デカップリングコンデンサを構成することができ
る。一方、使用ボンディングパッド１の断面は、図４に
示すように、中間配線層１５と上層配線層１７との間
は、ビア１９により接続されている。
接続し、中間配線層１５は接地線ＧＮＤを接続し、上層
配線層１７には電源線ＶDDを接続する。このようにし
て、デカップリングコンデンサを構成することができ
る。一方、使用ボンディングパッド１の断面は、図４に
示すように、中間配線層１５と上層配線層１７との間
は、ビア１９により接続されている。
【００１２】あるいは、図５に示すように、下層配線層
１３や中間配線層１５が現れることなく、上層配線層１
７が形成されている。このように、通常ボンディングパ
ッドは、３層配線のプロセスの場合、上層配線層１７と
中間配線層１５で構成されている。あるいは上層配線層
１７のみで構成される。
１３や中間配線層１５が現れることなく、上層配線層１
７が形成されている。このように、通常ボンディングパ
ッドは、３層配線のプロセスの場合、上層配線層１７と
中間配線層１５で構成されている。あるいは上層配線層
１７のみで構成される。
【００１３】上記したように、本発明の第１実施例によ
れば、１つの未使用ボンディングパッド２で、従来の方
法のものよりも２倍の容量が得られるので、今まで必要
としていた未使用ボンディングパッド数の１／２で、同
一の効果が得られる。これにより、多ピン化により、未
使用パッドが少ないセミカスタムＬＳＩや、多ピン化に
対応してボンディングパッドの面積が小さくなったセミ
カスタムＬＳＩでも十分なデカプリング容量が得られ
る。
れば、１つの未使用ボンディングパッド２で、従来の方
法のものよりも２倍の容量が得られるので、今まで必要
としていた未使用ボンディングパッド数の１／２で、同
一の効果が得られる。これにより、多ピン化により、未
使用パッドが少ないセミカスタムＬＳＩや、多ピン化に
対応してボンディングパッドの面積が小さくなったセミ
カスタムＬＳＩでも十分なデカプリング容量が得られ
る。
【００１４】図６は本発明の第２実施例を示すボンディ
ングパッド部の断面図である。この実施例では、図示し
ないが、ゲートアレイの周囲に未使用ボンディングパッ
ドを含むボンディングパッドが形成され、入出力セルを
介して基本セルが配置されており、更に、この基本セル
内にＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）が設けられるエンベディド・アレイの未使用ボン
ディングパッド領域に形成されるデカップリングコンデ
ンサに関する。
ングパッド部の断面図である。この実施例では、図示し
ないが、ゲートアレイの周囲に未使用ボンディングパッ
ドを含むボンディングパッドが形成され、入出力セルを
介して基本セルが配置されており、更に、この基本セル
内にＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）が設けられるエンベディド・アレイの未使用ボン
ディングパッド領域に形成されるデカップリングコンデ
ンサに関する。
【００１５】図６に示すように、シリコン基板２１には
接地線ＧＮＤが接続されるｎ+ 拡散層２２が形成されて
おり、その基板上に下層絶縁層２３が形成され、その上
に電源線ＶDDが接続されるポリシリコンからなる下層配
線層２４が形成される。また、その上に中間絶縁層２５
が形成され、その上に接地線ＧＮＤが接続される中間配
線層２６が形成されている。更に、その上に上層絶縁層
２７が形成され、その上に電源線ＶDDが接続される上層
配線層２８が形成されて、その上をパッシベーション膜
２９で覆うようにしている。
接地線ＧＮＤが接続されるｎ+ 拡散層２２が形成されて
おり、その基板上に下層絶縁層２３が形成され、その上
に電源線ＶDDが接続されるポリシリコンからなる下層配
線層２４が形成される。また、その上に中間絶縁層２５
が形成され、その上に接地線ＧＮＤが接続される中間配
線層２６が形成されている。更に、その上に上層絶縁層
２７が形成され、その上に電源線ＶDDが接続される上層
配線層２８が形成されて、その上をパッシベーション膜
２９で覆うようにしている。
【００１６】上記実施例では、３層配線層の場合につい
て述べたが、３層配線層以上の配線層に適用できること
は言うまでもない。また、各配線層への電位の印加は、
デカップリングコンデンサの容量を向上させることがで
きるのであれば、種々の態様に変更することが可能であ
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
て述べたが、３層配線層以上の配線層に適用できること
は言うまでもない。また、各配線層への電位の印加は、
デカップリングコンデンサの容量を向上させることがで
きるのであれば、種々の態様に変更することが可能であ
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、ゲートアレイの多
ピン化、かつ、パッド面積が縮小化する場合において
も、そのデカップリングコンデンサの容量値を増やすこ
とができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、ゲートアレイの多
ピン化、かつ、パッド面積が縮小化する場合において
も、そのデカップリングコンデンサの容量値を増やすこ
とができる。
【００１８】（２）請求項２記載の発明によれば、エン
ベディドゲートアレイの未使用ボンディングパッド領域
に形成されるデカップリングコンデンサの容量値を増や
すことができる。
ベディドゲートアレイの未使用ボンディングパッド領域
に形成されるデカップリングコンデンサの容量値を増や
すことができる。
【図１】本発明の第１実施例を示す半導体集積回路装置
の概略レイアウトを示す図である。
の概略レイアウトを示す図である。
【図２】図１のＡ部拡大平面図である。
【図３】図２のＡ−Ａ′断面図（未使用ボンディングパ
ッド部の断面図）である。
ッド部の断面図）である。
【図４】図２のＢ−Ｂ′断面図（その１）（通常の使用
ボンディングパッドの断面図）である。
ボンディングパッドの断面図）である。
【図５】図２のＢ−Ｂ′断面図（その２）（通常の使用
ボンディングパッドの断面図）である。
ボンディングパッドの断面図）である。
【図６】本発明の第２実施例を示すボンディングパッド
部の断面図である。
部の断面図である。
１ 通常の使用ボンディングパッド ２ 未使用ボンディングパッド ３ 入出力セル ４ 基本セル（ゲートアレイ） ５ 電源リング配線 １１ 基板 １２，２３ 下層絶縁層 １３，２４ 下層配線層 １４，２５ 中間絶縁層 １５，２６ 中間配線層 １６，２７ 上層絶縁層 １７，２８ 上層配線層 １８，２９ パッシベーション膜 １９ ビア ２１ シリコン基板 ２２ ｎ+ 拡散層
Claims (2)
- 【請求項１】 多層配線を有するセミカスタム半導体集
積回路装置において、 未使用のボンディングパッド領域に、３層以上の全配線
層と該配線層の間の絶縁層から構成されるとともに、少
なくとも、下層配線層に第１の電位を印加し、中間配線
層に第２の電位を印加し、上層配線層に第１の電位また
は第３の電位を印加するコンデンサを具備することを特
徴とするセミカスタム半導体集積回路装置。 - 【請求項２】 多層配線を有するセミカスタム半導体集
積回路装置において、 未使用のボンディングパッド領域に、少なくとも、拡散
層を有する基板と、下層絶縁膜と下層配線層としてのポ
リシリコン層と中間絶縁膜と中間配線層と上層絶縁膜と
上層配線層とを具備することを特徴とするセミカスタム
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12119396A JPH09307067A (ja) | 1996-05-16 | 1996-05-16 | セミカスタム半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12119396A JPH09307067A (ja) | 1996-05-16 | 1996-05-16 | セミカスタム半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307067A true JPH09307067A (ja) | 1997-11-28 |
Family
ID=14805175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12119396A Withdrawn JPH09307067A (ja) | 1996-05-16 | 1996-05-16 | セミカスタム半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307067A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476459B2 (en) * | 1998-07-15 | 2002-11-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with capacitor formed under bonding pad |
| US6781238B2 (en) | 2000-04-03 | 2004-08-24 | Nec Corporation | Semiconductor device and method of fabricating the same |
| JP2005026454A (ja) * | 2003-07-02 | 2005-01-27 | Toshiba Corp | 容量素子、半導体集積回路及びこれらの製造方法 |
| KR100665848B1 (ko) * | 2005-03-21 | 2007-01-09 | 삼성전자주식회사 | 적층 타입 디커플링 커패시터를 갖는 반도체 장치 |
| JP4935071B2 (ja) * | 2003-02-14 | 2012-05-23 | 日本電気株式会社 | 線路素子および線路素子を適用した半導体回路 |
-
1996
- 1996-05-16 JP JP12119396A patent/JPH09307067A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476459B2 (en) * | 1998-07-15 | 2002-11-05 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device with capacitor formed under bonding pad |
| US6781238B2 (en) | 2000-04-03 | 2004-08-24 | Nec Corporation | Semiconductor device and method of fabricating the same |
| JP4935071B2 (ja) * | 2003-02-14 | 2012-05-23 | 日本電気株式会社 | 線路素子および線路素子を適用した半導体回路 |
| JP2005026454A (ja) * | 2003-07-02 | 2005-01-27 | Toshiba Corp | 容量素子、半導体集積回路及びこれらの製造方法 |
| KR100665848B1 (ko) * | 2005-03-21 | 2007-01-09 | 삼성전자주식회사 | 적층 타입 디커플링 커패시터를 갖는 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |