KR19980080403A - 차폐용 도전체를 갖는 반도체 장치 - Google Patents

차폐용 도전체를 갖는 반도체 장치 Download PDF

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다까오 와따나베
다꾸야 후꾸다
노리오 하세가와
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가나이 쯔도무
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Abstract

본 발명은 노이즈 문제나 배선 지연의 문제를 회피한 다이나믹 메모리·논리 회로 혼재의 반도체 장치에 관한 것이다.
본 발명에서는, 동일한 반도체 칩상에 집적한 논리 블록과 다이나믹 메모리 중 메모리의 상부를 등전위로 바이어스한 도전층으로 차폐하고, 그 상부를 논리 블록과 본딩 패드 사이의 배선 혹은 논리 블록간 배선이 통과한다. 또한, 차폐용 도전체가 설치되어 있는 금속 배선층을 이용해 논리 회로부의 배선도 행한다. 이로써, 특별한 차폐용 도전체 전용의 배선층을 설치할 필요가 없이, 차폐용 도전체가 설치되어 있는 금속 배선층 중 차폐용 도전체가 배치되어 있지 않은 영역을 논리 회로의 배선의 영역으로서 유효하게 이용하면서 차폐상 논리 블록간 배선을 통과할 수 있기 때문에, 메모리를 노이즈로부터 보호함과 동시에 칩 면적의 증대를 억제할 수 있다.

Description

차폐용 도전체를 갖는 반도체 장치
본 발명은 복수의 트랜지스터로 구성된 기능 블록을 동일한 반도체 칩상에 복수개 집적한 반도체 장치에 관한 것으로, 특히 다이나믹 메모리나 아날로그 회로 등 노이즈에 약한 기능 블록과 디지탈 논리 회로를 동일한 반도체 칩상에 집적한 반도체 장치에 적합한 기술에 관한 것이다.
최근, LSI의 고집적화가 진행하고, 1cm각 정도의 반도체 칩상에 대용량의 메모리와 디지탈 회로로 구성된 대규모인 논리 회로나 연산 회로, 또한 아날로그 회로까지를 집적하는 것이 가능하게 되고 있다. 이와 같은 칩에 의하면, 가까운 장래 시스템 전체를 집적한, 소위 시스템 실리콘을 실현할 수 있다고 기대되고 있다. 대용량인 메모리와 대규모인 논리 회로인 CPU(Central Processing Unit)가 동일 칩상에 집적한 예로서는, 특개평8-212185호가 있다. 본 예에서는, 메모리는 칩의 단부측에 배치하고, CPU, 주변 회로 및 인터패이스 회로 등의 논리 회로는 칩의 중심 주변에 배치하고 있다.
상기 종래의 기술에 기재된 예와 같이, 메모리를 칩의 단측에만 배치할 경우, 칩 래이아웃의 자유도가 감소한다는 과제가 있다. 특히, 메모리 코아, CPU 코아 등을 이용해 사용자가 원하는 기능을 실현하는 ASIC(Application Specific Integrated Circuit)에서는 칩 래이아웃의 자유도가 감소하면 칩 면적의 증대로 연결된다.
그래서, 본원 발명자는 도 2에 도시하는 바와 같은 칩 래이아웃을 검사했다. 도 2는 다이나믹 메모리와 논리 회로를 집적한 칩을 도시하고 있다. 반도체 칩(CHIP)은, 디지탈 회로로 이루어지는 논리 블록(BLK1, BLK2)과, 논리 블록 BLK1, BLK2 사이에 배치된 다이나믹 메모리(DM) 등으로 구성되어 있다. 논리 블록 BLK1, BLK2에는, 각각 논리 회로 LC1, LC2가 포함되어 있고, 블록간 배선(WR1)으로 접속되어 있다. 도 2에서는, 알기 쉽게 하기 위해 배선 WR1 이외이 배선은 생략하고 있다.
도 2에서는 논리 블록(BLK1, BLK2)은 다이나믹 메모리(DM)를 사이에 두고 배치되어 있다. 따라서, 논리 회로(LC1)의 출력 단자와 논리 회로(LC2)의 입력 단자를 접속하고자 하면 최단 경로는 다이나믹 메모리(DM) 위를 가로지르는 것이다. 그러나, 다이나믹 메모리(DM)가 발생하는 노이즈가 배선(WR1)상의 신호에 주는 영향이나 역으로 배선(WR1)의 전위 변화가 다이나믹 메모리(DM)에 주는 영향을 고려하여 안정하게 동작시키기 위해서는 도 2와 같이 다이나믹 메모리(DM)를 우회하여 배선을 통할 필요가 있다. 그러나, 이와 같이 하면 논리 블록(BLK1, BLK2)을 연결하는 배선의 수가 증가함에 따라 배선 영역이 크게 되어 칩 면적이 증대해 버린다. 또한, 배선 길이가 길게 되기 때문에 배선 지연의 영향에 의해 고속 동작이 곤란하게 된다는 문제도 생긴다.
물론, 배선(WR1)만을 우선 생각하여 블록(BLK1, BLK2)을 근접하여 배치하면 WR1의 배선 길이는 짧게 된다. 그러나, 배선(WR1)과 같이 블록 사이의 배선뿐 만 아니라 논리 블록과 다이나믹 메모리 사이의 배선이나, 논리 블록과 본딩 패드 사이의 배선도 다수이기 때문에 일반적으로는 특정한 배선만을 고려하여 기능 블록의 배선을 정할 수 없다. 이 결과, 서로 배선에 의해 접속할 필요가 있는 복수의 논리 블록 사이나 논리 블록과 본딩 패드의 사이에 메모리나 아날로그 회로를 배치할 수 없을 경우가 생겨버린다.
또, 특개평2-121349호에는, 내부에 다이나믹한 동작을 하는 노드를 포함하는 회로를 이용한 셀을 접지 배선층으로 덮고, 그 상층으로 셀간 배선이 통과하는 것이 개시되어 있다. 또한, 특개평3-152968호에는, 셀 내의 배선 배선층과 셀간 배선의 배선층 사이에 접지 전위에 접속한 금속층을 설치하는 것이 개시되어 있다. 그러나, 이들 공지예는, 다이나믹 메모리와 논리 회로 블록을 하나의 반도체 기판에 탑재하는 것은 아니고, 다이나믹 메모리의 상부에서 논리 블록간 배선을 통과시키는 것에 관해서는 그 필요성도 포함해 모두 개시하고 있지 않다. 또한, 이들 공지예에 있어서, 차폐용 금속이 설치되는 금속 배선층은, 차폐용 전용의 것으로, 같은 배선층을 이용해 논리 회로의 신호 배선을 통하는 것은 모두 접촉되어 있지 않다.
일반적으로, 대용량인 메모리와 디지탈 회로로 구성된 대규모인 논리 회로나 연산 회로, 또는 아날로그·디지탈 변환기나 디지탈·아날로그 변환기 등의 아날로그 회로 등을 집적한 LSI에서는, 각 기능 블록 사이, 혹은 기능 블록과 본딩 패드를 접속하는 배선이 다수로 된다. 따라서, 이들 배선의 고유 영역에 의한 면적의 증대, 배선 지연이 문제로 된다. 또한, 신호 배선의 발생하는 전기적 노이즈가 노이즈에 약한 아날로그나 메모리의 동작에 영향을 주면서, 역으로 메모리 등의 발생하는 노이즈에 의해 신호 배선상에 노이즈가 유도되게 하는 것도 큰 문제로 된다.
본 발명의 제1 목적은, 다이나믹 메모리와 논리 회로 블록을 하나의 반도체 기판에 탑재한 메모리·로직 혼재 칩에 있어서, 노이즈의 문제나 배선 지연의 문제를 회피하고, 또 배선의 증대에 따른 칩 면적의 증대를 막는 최적인 메모리·로직 혼재 칩을 제공하는 것이다.
또한 본 발명의 제2 목적은 신호 배선의 발생하는 전기적 노이즈가 노이즈에 약한 회로부의 동작에 영향을 주는 일이 없고, 또 배선의 증대에 의한 칩 면적의 증대를 억제한 반도체 장치를 제공하는 것이다.
본원에서 개시되는 발명 중 대표적인 것의 요약을 간단히 설명하면 아래와 같다.
즉, 본 발명에 있어서는, 상기 제1 목적을 달성하기 위해, 동일 반도체 칩상에 집적한 논리 블록과 다이나믹 메모리 중, 메모리의 상부를 등전위로 바이어스한 도전층으로 차폐하고, 그 상부를 논리 블록과 본딩 패드의 사이 혹은 논리 블록과 다른 논리 블록 사이의 배선이 통과한다.
다이나믹 메모리는, 판독 신호를 센스 앰프로 증폭할 때, 다수의 데이타 선을 동시에 충전하기 때문에, 커플링 노이즈가 발생한다. 또한, 판독 신호를 센스 앰프로 증폭한 직후는 데이타선이 전기적으로 부유 상태로 되기 때문에, 다이나믹 메모리는 외부의 노이즈에도 대단히 약하다. 또한, 일반적으로, 메모리 회로와 논리 회로를 비교하면, 메모리 회로보다도 논리 회로쪽이 다층의 배선층을 필요로 한다. 따라서, 메모리·로직 혼재 칩에 있어서는, 로직부보다도 메모리부쪽이 필요로 하는 배선층의 수는 적게 되기 때문에, 노이즈에 약한 메모리부의 상층의 배선층에 차폐용 도전체를 설치하고, 또 그 위를 로직부에 접속하는 배선을 통과시키는 것을 특징으로 했다. 이로써, 노이즈의 문제를 해결하면서 칩 면적의 증대를 막는 최적인 메모리·로직 혼재 칩을 제공할 수 있다.
본 발명의 보다 바람직한 형태에 따르면, 상기의 차폐용 도전체는, 메모리 셀의 캐패시터의 플레이트 전극에도 접속된다. 이로써, 접지 전위에 접속되는 차폐용 도전체가 메모리 셀의 캐패시터의 플레이트 급전의 역할도 하여 구성을 간략화할 수 있다.
또한, 본 발명은 상기 제2 목적을 달성하기 위해, 노이즈의 영향을 받기 쉬운 회로 영역상에 차폐용 도전체를 설치함과 동시에, 이 차폐용 도전체가 설치되어 있는 금속 배선층을 이용해 다른 회로 영역의 배선도 행한다. 이로써, 특별한 차폐용 도전체 전용의 배선층을 설치할 필요가 없이 차폐용 도전체가 설치되어 있는 금속 배선층 중 차폐용 도전체가 배치되어 있지 않은 영역을 배선 영역으로서 유효하게 이용할 수 있기 때문에, 배선에 의한 칩 면적의 증대를 억제하면서, 아날로그 회로 혹은 메모리 등의 노이즈에 약한 기능 블록을 노이즈로부터 보호할 수 있다.
상기 다른 그 외의 목적과 본 발명의 신규한 특징은 본 명세서의 서술 및 첨부 도면으로부터 명확하게 될 것이다.
도 1은 차폐용 도전체로 다이나믹 메모리부를 차폐한 본 발명의 제1 실시예의 반도체 장치를 도시하는 도면.
도 2는 논리 회로 블록의 사이에 메모리를 배치한 예를 도시하는 도면.
도 3은 본 발명의 제1 실시예의 반도체 장치에서의 다층 배선을 구별해 사용하는 것을 도시하는 도면.
도 4는 본 발명의 제1 실시예의 반도체 장치의 단면 구조를 모식적으로 도시한 도면.
도 5는 차폐용 도전체를 분리한 본 발명의 다른 실시예의 반도체 장치를 도시하는 도면.
도 6은 본 발명의 제1 실시예의 반도체 장치의 제3층의 금속 배선까지의 공정을 설명하기 위한 단면 구조도.
도 7은 본 발명의 제1 실시예의 반도체 장치의 제4층의 금속 배선까지의 공정을 설명하기 위한 단면 구조도.
도 8은 본 발명의 제1 실시예의 반도체 장치의 제6층의 금속 배선까지의 공정을 설명하기 위한 단면 구조도.
도 9는 본 발명의 제1 실시예의 반도체 장치의 파이널코드까지의 공정을 설명하기 위한 단면 구조도.
도 10은 본 발명의 다른 실시예의 반도체 장치의 단면 구조도.
도 11은 차폐용 도전체가 메모리 셀의 캐패시터 플레이트 전극에도 접속되는 예의 반도체 장치의 단면 구조도.
도 12는 차폐용 도전체의 래이아웃 패턴의 예를 도시하는 도면.
도 13은 차폐용 도전체의 래이아웃 패턴의 예를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
CHIP : 반도체 칩
BLK1, BLK2, BLK3, BLK4 : 논리 블록
LC11, LC12, LC21, LC22, LC31, LC41 : 논리 회로
FF : 플립플롭
WR1, WR2, WR3, WR4 : 배선
TH : 콘택트
SHL : 도전체
DM : 다이나믹 메모리
PAD : 본딩 패드
도 1은 본 발명의 개념을 나타낸 제1 실시예이다. 반도체 칩(CHIP)은 디지탈 회로로 이루어지는 논리 블록(BLK1, BLK2, BLK3, BLK4)과, 논리 블록(BLK1, BLK2, BLK3, BLK4) 사이에 배치된 다이나믹 메모리(DM) 등이 하나의 반도체 기판상에서 구성된다. 논리 블록(BLK1, BLK2, BLK3, BLK4)은, 논리 회로(LC11, LC12, LC21, LC22, LC31, LC41)나 플립플롭(FF) 등으로 구성된다. 블록 사이는 블록간 배선(WR1, WR2, WR3, WR4) 등으로 접속된다. 또한, 다른 배선층은 콘택트(TH)에 의해 접속하게 된다. 배선(WR3, WR4)은 콘택트(TH)를 경계로 파선으로 표시하고 있지만, 실선으로 나타낸 배선과 다른 배선층인 것을 나타내고 있다. 또한, 도전체(SHL)는 다이나믹 메모리(DM)의 상부를 덮도록 배치된다. 도시하고 있지 않지만, 다이나믹 메모리(DM)는 메모리 셀 어레이와 센스 앰프 등 주변 회로를 구비하고, 도전체(SHL)는 메모리 셀 어레이와 주변 회로를 덮도록 설치되어 있다. 도전체(SHL)는, 본딩 패드(PAD)를 통해 접지된다. 여기서, 접지라는 것은 도전체를 시간적으로 실질적 변동이 생기지 않는 소정 전위로 바이어스하는 것으로, 소위 ac 접지의 상태로 하는 것이다.
또, 도 1에서는 알기 쉽게 하기 위해, 본딩 패드나 배선, 기능 블록 중 설명에 관계 없는 것은 생략하고 있다. 반도체 칩(CHIP)은 수지 몰드 기술 등에 의해 플라스틱·패키지로 밀봉된다. 본딩 패드(PAD)는, 패키지의 리드와 본딩 배선으로 접속된다. 패키지의 외부 리드를 접지 전위로 접속하는 것으로, 도전체(SHL)를 접지 전위로 할 수 있다.
도 1로부터 명확해지는 바와 같이, 배선(WR1, WR2, WR3, WR4)은, 다이나믹 메모리(DM)의 상부를 통과하고 있다. 이 때문에, 배선 영역에 의한 칩 면적의 증대가 없다. 또한, 최단 경로에 가까운 경로로 논리 블록 사이의 배선이 가능하게 되어 있기 때문에 배선 지연도 작게 되어 고속 동작이 가능하게 된다. 게다가, 다이나믹 메모리(DM)는, 등전위로 바이어스된 도전체(SHL)로 차폐되어 있기 때문에, 메모리와 통과 배선의 간섭에 의한 노이즈의 발생을 최소로 할 수 있다. 이 때문에, 다이나믹 메모리(DM)의 상부에 배선을 통과시켜도 메모리 혹은 디지탈 논리 회로가 오동작을 하는 일 없이 안정한 동작이 가능하게 된다.
다이나믹 메모리(DM)에서는, 판독 신호를 센스 앰프(도시되어 있지 않음)로 증폭할 때 다수의 데이타선(도시되어 있지 않음)을 동시에 충전하기 때문에 그로 인한 커플링 노이즈가 발생한다. 또한, 판독 신호를 센스 앰프로 증폭하기 직전은, 데이타선이 전기적으로 부유 상태로 되기 때문에, 외부의 노이즈에 대단히 약하다. 따라서, 본 실시 형태와 같이 전기적으로 차폐하는 것은, 다이나믹 메모리(DM)의 상부를 배선 영역에 사용할 때에는 크게 유효하다.
또, 본 실시 형태에서는 다이나믹 메모리(DM)를 예로 설명했지만, 아날로그 회로를 집적할 경우도 본 실시예와 마찬가지로 차폐함으로써, 그 상부를 배선 영역으로서 이용하는 것이 가능하게 된다. 또, 차폐할 도전체를 접속하는 본딩 패드와 기능 블록의 접지용 본딩 패드 등을 공통으로 하면 기능 블록이 동작할 때 전위가 변동하고, 그 결과 차폐용 도전체의 하부에 있는 기능 블록이나 상부의 관통 배선에 노이즈가 생길 경우가 있다. 그와 같은 경우에는, 차폐할 도전체를 접속하는 본딩 패드를 전용으로 설치하는 것이 유효하다.
도 1에 도시되는 차폐용 도전체(SHL)를, 통상의 집적 회로의 공정에 새롭게 공정을 부가하여 작성할 경우에는, 공정의 증가에 의한 비용의 증대가 문제로 될 경우가 있다. 그 경우에는, 도 3에 도시되는 바와 같이 다층 배선을 이용해 차폐용 도전체(SHL)를 실현하는 방법이 유효하다. 여기서는, 6층의 금속(메탈) 배선을 사용한다고 가정하고 있다. 6층 중 1층에서 3층은 다이나믹 메모리(DM)의 블록으로 사용하고, 4층을 차폐층으로서 사용한다. 또한, 논리 블록에서는 제1층에서 제6층까지를 사용하고, 제5층과 제6층을 블록 사이의 배선으로서 사용한다. 이와 같이 하면, 도 1과 같은 실시예를 공정의 증가 없이 실현할 수 있다.
일반적으로 최근의 다이나믹 메모리는 3층의 메탈 배선을 사용하고 있지만, 논리 회로에서는 논리 블록의 집적도와 동작 속도를 높이기 위해 보다 많은 5층, 6층인 배선을 사용하는 것이 바람직하다. 따라서, 메모리·로직 혼재 칩에 있어서는 메모리부에서 사용하지 않게 되는 제4층 혹은 이보다 상층인 배선층에 차폐용 도전체를 설치하고, 논리 회로부에서는 차폐용 도전체가 설치되어 있는 배선층과 같은 배선층도 이용해 배선을 행하며, 차폐용 도전체보다도 상층으로 논리 블록 사이의 배선을 통하는 것으로, 배선의 증대에 의한 칩 면적의 증대를 막는데 최적인 메모리·로직 혼재 칩을 실현할 수 있다.
도4 는 도 3에 기초하여 작성된 도 1의 실시예의 배선 부분의 단면도를 나타낸 것이다. 도 4에는 배선(WR1)에 따른 단면을 나타내고 있다. 실제로는, 배선의 수는 하나 많고 또 접속 상황도 복잡하게 되지만, 알기 쉽게 하기 위해서는 여기서는 간략화하여 나타내고 있다. 또한, 트랜지스터나 메모리 셀은 생략하고 있다. 도 4에서 알 수 있는 바와 같이, 차폐용 도전체(SHL)는 제4층의 배선층으로 형성되어 있다. 논리 블록(BLK1) 내의 논리 회로(LC11)의 출력은, 차폐용 도전체(SHL)의 상부를 통과하는 제6층의 배선에 의해 논리 블록(BLK2) 내의 논리 회로(LC22)의 입력에 접속되어 있다. 또한, 제5층의 배선이 2개 차폐용 도전체(SHL) 상부를 통과하고 있지만, 이들은 도 1의 배선 WR2과 배선 WR3에 대응하는 것이다.
이상, 도 3 및 도 4를 이용해 설명한 바와 같이 차폐용 도전체(SHL)를 배선층으로 형성하는 것이 가능하다. 이 경우, 공정의 증가에 의한 비용의 상승을 막는 것이 가능하게 된다.
도 1에서는, 하나의 기능 블록을 차폐하는 예를 나타냈지만, 본 발명은 복수의 기능 블록을 차폐할 경우에도 물론 유효하다. 그 경우, 차폐를 위한 도전체를 복수의 기능 블록으로 공용하는 것도 가능하지만, 분리하는 것이 좋을 경우도 있다. 상기한 바와 같이 다이나믹 메모리에서는, 판독 신호를 센스 앰프로 증폭할 때 다수의 데이타선을 동시에 충전하기 때문에 그로 인한 커플링 노이즈가 발생한다.
또한, 판독 신호를 센스 앰프로 증폭한 직후에, 데이타선이 전기적으로 부유 상태로 되기 때문에, 외부의 노이즈에 대단히 약하다. 따라서, 2개의 다이나믹 메모리가 다른 타이밍으로 동작하고, 한쪽이 판독 신호를 센스 앰프로 증폭하고 있을 때 다른쪽이 판독 신호를 센스 앰프로 증폭하기 직전에 있게 하면, 차폐용 도전체가 공통일 경우에는, 그것을 통해 노이즈에 의해 후자를 오동작시킬 경우가 생각된다.
도 5는, 2개의 다이나믹 메모리를 포함하는 반도체 장치를 도시한 것이다. 반도체 칩(CHIP)은, 디지탈 회로로 되는 논리 블록(BLK1, BLK2, BLK3, BLK4, BLK5, BLK6)과, 논리 블록(BLK1, BLK2, BLK3, BLK4, BLK4, BLK5, BLK6) 사이에 배치된 다이나믹 메모리(DM1, DM2) 등으로 구성된다. 논리 블록 BLK6과 논리 블록 BLK2는 배선 W1으로 접속된다. 논리 블록 BLK6과 논리 블록 BLK1은 배선 W2로 접속된다. 논리 블록 BKL1과 논리 블록 BKL5는 배선 W3으로 접속된다. 논리 블록 BKL3와 논리 블록 BKL5는 배선 W4로 접속된다. 논리 블록 BKL2와 논리 블록 BKL4는 배선 W5로 접속된다. 또한, 다른 배선층은 콘택트(TH1, TH2)에 의해 접속하게 된다. 파선으로 나타내고 있는 배선은, 실선으로 나타낸 배선과 다른 배선층인 것을 나타내고 있다.
또한, 도전체(SHL1, SHL2)는, 각각 다이나믹 메모리(DM1, DM2)의 상부를 덮도록 배치된다. 도전체(SHL1, SHL2)는 본딩 패드(PAD1, PAD2)를 통해 접지된다. 또, 도 5에서는 알기 쉽게 하기 위해 본딩 패드나 배선, 기능 블록 중 설명에 관계 없는 것은 생략하고 있다. 제1 실시예와 마찬가지로, 반도체 칩(CHIP)은 수지 몰드 기술 등에 의해 플라스틱·패키지로 밀봉된다. 본딩 패드(PAD)는 패키지의 리드와 본딩 배선으로 접속된다. 패키지의 외부 리드를 접지하는 것으로 도전체(SHL)를 접지할 수 있다.
도 5에 도시되는 바와 같이, 본 실시예에서는, 다이나믹 메모리(DM1)를 차폐하는 도전체(SHL1)와 다이나믹 메모리(DM2)를 차폐하는 도전체(SHL2)를 분리하고, 각각 별도의 본딩 패드(PAD1, PAD2)로부터 전원을 공급하고 있다. 이와 같이 하면, 다이나믹 메모리(DM1)와 다이나믹 메모리(DM2) 사이에서 차폐용 도전체를 통해 노이즈의 영향을 최소로 하는 것이 가능하다. 이 때문에, 특히 고속 동작시에 안정하게 반도체 장치를 동작시키는 것이 가능하게 된다.
도 5의 실시예에서는, 다이나믹 메모리를 2개 포함하는 예를 나타냈지만, 또 수가 많을 경우나 아날로그 등 다른 기능 블록을 복수 포함할 경우, 혹은 메모리와 아날로그 등 다른 종류의 기능 블록을 집적할 경우에도 마찬가지이다.
다음에, 본 발명을 실현하기 위한 반도체의 구조와 공정을 도 6∼도 9에 나타낸 실시예를 이용해 설명한다.
도 6∼도 9는, 본 발명의 제1 실시예의 반도체 장치에 대해서 제조 공정을 따라 시계열순으로 나타낸 것이다.
도 6은, 3층의 금속 배선층까지의 공정을 끝낸 실시예의 단면도이다. 도 6에 나타내는 상태까지의 공정은, MOS 트랜지스터와 접지형 캐패시터를 갖는 통상의 DRAM의 공정과 마찬가지이기 때문에, 그 설명은 생략한다. 여기서는, 소위 접지형 구조라고 불리는 3차원 구조를 갖는 DRAM 메모리 셀을 이용한 예를 나타냈지만, 본 발명은 접지 구조의 메모리 셀을 갖는 것에 한정되는 것은 아니고, 반도체 기판 내부에 메모리 셀의 캐패시터를 형성한 소위 트랜치형 메모리 셀이나, 그 외의 이미 알고 있는 구조의 캐패시터를 갖는 메모리 셀의 DRAM을 탑재한 반도체 장치에도 적용 가능한 것은 분명하다.
본 도면에 있어서, M1, M2, M3는 각각 제1층, 제2층, 제3층의 금속 배선이고, TH1은 제1층과 제2층의 금속 배선간을 결합하는 비아홀이며, TH2는 제2층과 제3층의 금속 배선간을 결합하는 비아홀이다. 또한, PS, OX, PL은 메모리 셀의 캐패시터를 형성하는 층으로, PS는 트랜지스터에 접속되는 측의 전극인 폴리실리콘층이고, OX는 유전체막인 산화막이며, PL은 접지 전위측의 전극인 플레이트층이다.
도면에 있어서는, 좌측에서 차례로, 메모리 어레이부, DRAM 주변 회로부 및 로직부를 나타내고 있다. 여기서는, 알기 쉽게 하기 위해 축척을 극단적으로 디폴메하고, 트랜지스터의 수도 그 일부만을 나타내고 있다. 또한, 도면의 간략화를 위해, 반도체 기판 중에 설치된 트랜지스터의 형성을 위한 확산층 등은 기재를 생략하고 있다.
여기서 본 발명에서의 4층 배선 이상의 공정을 도 7∼도 9를 이용해 설명한다.
도 7을 이용해, 도 6의 상태까지의 공정 후 제4층의 금속 배선층이 형성되기까지에 대해서 설명한다.
처음에 제3층의 금속 배선(M3)과 제4층의 금속 배선(M4)간의 층간 절연막을 형성한다. 먼저, 화학적 기상 성장법, 소위 케미컬 베이퍼 디포지션(CVD)을 이용해 제1 층간 산화막 P-TEOS를 형성하고, 여기서 도포를 이용해 제2 층간 절연막 SOG를 형성한 후에, 화학 기계 연마법(소위, CMP법)을 이용해 평탄화를 행하며, 또 그 위에 제3 층간 절연막 P-TEOS를 형성한다. 이 위에 제4층 금속 배선(M4)에 의해 차폐용 도전체(M4S)와, 플레이트(PL) 급전(M4PL), 논리 블록 내의 논리 셀 사이의 배선층(M4W) 등을 동일 공정(금속막 성장, 포토리소그래피, 건식 에칭)으로 형성한다. 플레이트의 급전에 필요한 배선층은 래이아웃에 의존하기 때문에, 필요에 따라 제4층 혹은 더 상층인 배선을 이용해도 좋고 제3층까지로 끝내는 것이 가능하기 때문에 그것도 좋다.
또, 도면 중 차폐용 도전체(M4S)는, 메모리 어레이부의 상부를 덮도록 설치되어 있지만, 다이나믹 메모리의 주변 회로를 덮도록 차폐용 도전체(M4S)를 설치해도 된다.
이어서, 도 8을 이용해 도 7까지의 공정 후 제6층의 금속 배선층이 형성되기까지에 대해서 설명한다.
도 8에 도시한 바와 같이 제4층의 금속 배선층 위에, 층간 절연막(하나의 층간 절연막이 P-TEOS, SOG, P-TEOS의 3층 구조)과 금속 배선을 나란히 형성하여 제6층의 금속 배선까지를 형성한다. 본 도면에 있어서, TH4, TH5는 각각 금속 배선M4, M5 사이 및 M5, M6 사이를 결합하는 비아홀이다. M5W, M6W은 각각 제5층 및 제6층의 금속 배선에 의해 형성된 논리 블록 사이의 배선이다. 도면에 도시한 바와 같이, 이들 배선과 메모리 셀 사이에는, 차폐용 배선(M4S)이 있기 때문에 상기한 바와 같이 노이즈의 문제를 회피할 수 있다.
또한, 공정의 최후에, 도 9에 도시한 바와 같이 제6층 위에, 보호를 위해 화학적 기상 성장법, 소위 캐미컬 베이퍼 디포지션(CVD)을 이용해 제1 산화막 P-TEOS를 형성하고, 여기서 도포를 이용해 폴리이미드 수지막(PIQ)을 형성하여 칩 표면의 보호막으로 한다.
도 6 내지 도 9를 이용해 설명한 실시예에서는, 차폐용 도전체에서 윗쪽의 배선과 DRAM의 데이타선의 상호의 영향을 완화하면서 데이타선과 차폐용 도전체 사이의 용량에 의해 데이타선 용량이 증가하는 것을 방지할 수 있고, 차폐용 도전체가 데이타선에서 충분히 멀리 있기 때문에 차폐용 도전체 바로 아래의 금속 배선층간 절연막은 두껍게 하는 것이 바람직하다. 본 실시예에서는, 차폐용 도전체 바로 아래의 절연막을 충분히 두껍게 설치했기 때문에, 도 9에 도시한 바와 같이 차폐용 도전체가 설치되는 제4층의 금속 배선층과 그 아래의 제3층의 금속 배선층 사이의 절연막의 두께(a)는 제3층의 금속 배선층과 그 아래의 제2층의 금속 배선층 사이의 절연막의 두께(b)보다도 두껍게 되어 있다. 이로써, 논리 블록 안과 메모리 내의 배선으로 다수 사용되는 제2층 금속 배선 및 제3층 금속 배선층 사이의 절연막의 두께를 증가시키지 않고, 차폐용 도전체가 데이타선에서 충분히 멀리 있게 할 수 있다.
이상, 도 6 내지 도 9를 이용해 설명한 실시예에 의하면, 제4층의 금속 배선에 의해 DRAM 메모리 어레이상의 차폐용 도전체와, 논리 블록 내의 논리 셀 사이의 배선을 동시에 형성하는 것이 가능하기 때문에, 공정 비용을 싸게 하는 것이 가능하게 된다. 또한, 차폐용 도전체의 상부를 통과하는 제5, 제6층의 금속 배선을 이용해 논리 블록 사이의 배선이 가능하게 된다. 따라서, 노이즈의 영향을 최소로 한 상태로 메모리 셀의 상부를 배선 영역에 사용할 수 있기 때문에, 논리 블록 사이의 배선에 따른 칩 면적의 증대를 방지하는 것이 가능하게 된다. 칩 면적이 작아지는 만큼 수율이 상승하고, 제조 비용이 적게 된다. 또한, 배선 길이가 짧기 때문에, 배선 지연이 적어 고속 동작도 가능하게 된다. 이와 같이, 본 실시예에 의하면 고성능의 DRAM/논리 혼재 칩을 저비용으로 실현할 수 있다.
도 10은 본 발명의 다른 실시예를 도시하는 도면이다. 도 10에 단면도로서 나타낸 반도체 장치를 도 9와 비교하면, 차폐용 도전체(M4S)의 상부를 통과하는 논리 블록간 배선이 제6층의 배선(M6W)만으로 한정되어 있는 점이 다르고, 그 외는 도 9의 반도체 장치와 같은 것이다. 본 실시예에 의하면, 차폐상의 통과 배선이 배선층 한층만으로 배선될 경우, 차폐의 모든 위의 배선층의 배선(M5W)을 이용하지 않고 그 위의 배선층의 배선(M6W)을 이용해 배선하고 있기 때문에, DRAM중의 디코더선과 차폐용 도전체 윗쪽의 논리 블록간 배선과의 사이의, 노이즈의 영향을 더 저감할 수 있다.
다음에, 도 11을 이용해 본 발명의 다른 실시예에 대해서 설명한다.
도 11은, 차폐용 도전체가 캐패시터 플레이트 급전도 겸하고 있는 실시예이다. 차폐용 도전체가 플레이트층(PL)에도 접속되어 있는 것 이외는 도 6∼도 9를 이용해 설명한 반도체 장치와 같고, M1, M2, M3는 각각 제1층, 제2층, 제3층의 금속 배선이며, TH1은 제1층과 제2층의 금속 배선간을 결합하는 비아홀이고, TH2는 제2층과 제3층의 금속 배선간을 결합하는 비아홀이며, M4W은 논리 블록 내의 논리 셀 사이의 배선이고, M5W, M6W은 각각 제5층 및 제6층의 금속 배선에 의해 형성된 논리 블록 사이의 배선이며, TH4, TH5는 각각 금속 배선(M4, M5) 사이 및 M5,M6 사이를 결합하는 비아홀이다. 차폐용 도전체(M4SPL)는, 메모리 셀을 덮도록 메모리 셀 상부에 설치되어 있음과 동시에, 비아홀(TH3)을 통해 제3층의 금속 배선층에 접속되고, 또 비아홀을 통해 그 아래의 플레이트층(PL)에 접속되어 있다. 차폐용 도전체(M4SPL)는 도시하지 않지만, 소정의 장소에서 더욱 상층인 배선층에 배선이 인출되고, 차폐용 도전체를 소정의 전위로 유지하기 위한 급전용 본딩 패드에 접속된다.
본 실시예에 의하면, 소정 전위로 바이어스된 차폐용 도전체가 캐패시터의 플레이트층으로의 급전도 겸하기 때문에, 캐패시터 급전용 배선을 차폐용 도전체와는 별도로 독립하여 설치할 필요가 없이, 소정의 전위로 유지하기 위한 급전용 본딩 패드도 캐패시터 급전용과 차폐용으로 공용할 수 있기 때문에, 배선 구조가 복잡하게 되지 않아 칩 면적의 증대를 방지할 수 있다.
이제까지 설명한 바와 같이, 본 발명에서는 DRAM의 위를 등전위로 유지한 도전체로 차폐한다. 이 차폐층은, DRAM의 위 전체를 덮는 것으로 형성해도 되지만, 면적이 크면 때에 따라 벗겨지기 쉽게 되는 등의 문제가 생긴다. 이와 같은 경우에는, 도 12에 도시한 실시예와 같이 그물 구조로 하는 것이 바람직하다.
도 12는 반도체 기판에 수직 방향의 윗쪽에서 본 차폐용 도전체의 래이아웃 패턴의 예를 도시하는 도면이다. 도 12에 있어서, BLK1, BLK2, BLK3 및 BLK4는 논리 블록이고, M4S는 DRAM 위를 차폐하기 위한 제4층 금속 배선(차폐용 도전체)이며, M5W 및 M6W은 각각 제5층, 제6층의 논리 블록 사이의 배선이며, TH4는 배선(M5W, M6W)을 접속하는 비아홀이다. PAD는 차폐층에 급전하기 위한 본딩 패드이다. 또, 본 도면에서의 논리 블록의 접속 관계는, 도 1의 접속 관계와 일치시키고 있다.
본 실시예에 의하면, 차폐층을 그물 구조로 한 상태로 그 상부를 이용해 논리 블록의 배선이 가능하게 되기 때문에, 메모리 어레이의 면적이 클 경우에도 벗겨지기 쉽게 된다는 문제를 회피하는 것이 가능하게 된다. 본 실시예에서는, 차폐층(M4S) 위를 일체의 배선이 통과하는 바와 같은 예를 도시했지만, 복수의 배선이 통과하도록 M4S의 폭을 설계하는 것도 가능하다. 또, 통상, 신호 배선은 소위 배선 피치라고 불리는 정해진 간격으로 형성한다. 따라서, 차폐층 배선 피치에 맞춰 폭이나 위치를 설계하고 있는 것이 바람직하다. 그와 같이 하면, 논리 블록 사이의 배선을 자동 배치 배선의 CAD 툴을 이용해 효율적으로 행하는 것이 가능하다.
DRAM상에 차폐층을 설치했을 경우, 메모리 셀의 구조에 따라서는 데이타선과 차폐선 사이의 용량에 의해, 데이타선 용량이 증가할 가능성도 있다. 이 경우, DRAM이 판독 신호량이 감소하는 등의 문제가 생길 경우가 있다. 도 6∼도 9를 이용해 설명한 실시예에서는, 메모리 셀 아래에 DRAM의 데이타선이 있기 때문에, 상기의 영향은 적지만, 예를 들어 반도체 기판 내부에 메모리 셀을 형성하는 소위 트랜치형의 메모리 셀의 경우에는, 더 문제로 될 가능성이 높다.
이와 같은 경우에는, 도 13에 도시한 실시예가 유효하다. 도 13에 있어서, DL은 데이타선이고, WL은 워드선이며, SA는 센스 앰프이다. 본 실시예에서는, 차폐층(M4S)을 데이타선을 피해 설치하고 있다. 이로써, 차폐층의 바로 위를 통하는 논리 블록간 배선과 데이타선 사이의 상호 영향(노이즈의 영향)을 차폐층에 의해 완화하면서 데이타선과 차폐층 사이의 용량에 기인하여 데이타선 용량이 증가하는 것을 억제할 수 있다. 또, DRAM에서는, 워드선의 저항을 내리기 때문에, 워드선을 금속 배선으로 차폐하는 것이 잘 행하여진다. 이 경우, 도 13의 WS로 나타낸 바와 같이, 복수의 데이타선마다 틈을 두어 이 부분에서 워드선과 션트용 금속 배선을 접속한다. 본 실시예에서는, 이 영역을 이용해 차폐층을 형성하고 있다. 이와 같이 하면, 메모리 어레이의 면적을 증대시키는 일 없이 상기의 데이타선 용량 증가의 문제를 회피할 수 있다. 도 13에서는 기재를 생략하고 있지만, 본 실시예에 있어서도 논리 블록 사이의 신호 배선은, 차폐층의 상부를 통과시키고 있는 것은 말할 필요도 없다. 또한, 도 12의 예와 같은 이유로, 차폐층을 배선의 피치에 맞춰 형성하는 것이 바람직한 것은 물론이다. 또, 도 9에서는, 좌우 2개의 어레이상에 공통인 차폐층(전기적으로 접속되어 있는 차폐층)을 두었다. 동일한 I/O선을 공통으로 이용할 경우 등, 2개 이상의 어레이를 접근하여 배치할 경우 등에는 이 구조를 향하고 있지만, 본 발명은 좌우 2개의 어레이상에서 별개의 차폐용 도전체를 두어도 된다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 그에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.

Claims (15)

  1. 반도체 기판상에 형성된 메모리 셀 어레이를 갖는 다이나믹 메모리와;
    상기 반도체 기판상에 형성된 논리 회로와;
    고정 전위로 바이어스되어 상기 메모리 셀 어레이 위에 형성된 도전체; 및
    상기 논리 회로와 접속되어 상기 도전체 위에 형성된 배선층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 고정 전위는 ac 접지된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 도전체는 상기 메모리 셀 어레이 바로 위에 형성되어 노이즈 차폐로서 사용되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 논리 회로와 상기 배선으로 연결된 제2 논리 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀을 포함하고, 각 메모리 셀은 캐패시터의 제1 단자에 연결된 트랜지스터를 가지며,
    상기 도전체는 각 메모리 셀의 상기 캐패시터의 제2 단자에 연결되어 있는 것을 특징으로 하는 반도체 장치.
  6. 각각 복수의 트랜지스터를 가지고, 반도체 기판상에 형성된 제1 회로 영역과 제2 회로 영역과;
    상기 제1 회로 영역상에 위치한 제1 금속층에 형성된 차폐용 도전체; 및
    제1 금속층에 또한 형성되어지는 제1 배선과 제2 회로 영역에 위치한 내부 연결 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1 회로 영역에서 역효과 트랜지스터로부터 제2 배선으로부터의 노이즈를 막는 차폐용 도전체 상에 위치한 제2 금속층에 형성된 제2 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 제1 회로 영역은 다이나믹 메모리로 이루어지고, 상기 제2 회로 영역은 논리 회로로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판과;
    복수의 메모리 셀을 포함하고, 각 메모리 셀은 캐패시터의 제1 단자에 연결된 트랜지스터를 갖는 메모리 셀 어레이를 가지며 상기 반도체 기판상에 형성된 다이나믹 메모리와;
    상기 메모리 셀 어레이상에 위치한 상기 반도체 장치의 일부에 형성된 도전체; 및
    상기 도전체상에 위치한 배선
    을 구비하고,
    상기 도전체는 각 메모리 셀의 캐패시터의 제2 단자에 연결되고, 예정된 전위로 바이어스되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 적어도 2개의 캐패시터의 상기 제2 단자는 공통으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 반도체 기판상에 형성된 논리 회로를 더 구비하고, 상기 배선은 상기 논리 회로에 결합되어 있는 것을 특징으로 하는 반도체 장치.
  12. 각각 복수의 트랜지스터를 가지고 반도체 기판상에 형성된 제1 및 제2 기능 블록과;
    상기 기판상에 형성된 제1 금속층과;
    상기 제1 금속층상에 형성된 제2 금속층과;
    제2 금속층 위와 제1 기능 블록상에 위치한 제3 금속층에 형성된 차폐용 도전체와;
    제3 금속층에 또한 형성되고, 상기 제2 기능 블록상에 위치한 제1 배선; 및
    상기 차폐용 도전체상에 위치한 제4 금속층에 형성된 제2 배선
    을 구비하고,
    상기 도전체는 예정된 전위로 바이어스되어 있고, 차폐용 도전체와 제2 금속층 사이에 형성된 절연층의 두께가 상기 제2 금속층과 제1 금속층 사이에 형성된 절연층의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 제1 및 제2 금속층 외에는 상기 차폐용 도전체와 상기 기판 사이에 금속층이 제공되고 있지 않은 것을 특징으로 하는 반도체 장치.
  14. 반도체 기판상에 형성된 메모리 셀 어레이를 갖는 다이나믹 메모리와;
    상기 기판상에 형성된 제1 금속층과;
    상기 제1 금속층상에 형성된 제2 금속층과;
    상기 제2 금속층 위와 상기 메모리 셀 어레이상에 위치한 제3 금속층에 형성된 차폐용 도전체와;
    상기 차폐용 도전체에 위치한 제4 금속층에 형성된 배선
    을 구비하고,
    상기 도전체는 예정된 전위로 바이어스되어 있고, 상기 차폐용 도전체와 상기 제2 금속층 사이에 형성된 절연층의 두께가 상기 제2 금속층과 제1 금속층 사이에 형성된 절연층의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 장치.
  15. 상기 기판 표면상에 연장하는 복수의 층을 가지고, 기판이 형성된 반도체 장치에 있어서,
    제2 층은 제1 층 위에 있고, 제3 층은 제2 층 위에 있는 복수 층의 제1, 제2 및 제3 층에서 나타나는 배선을 가지고, 기판상에 형성된 다이나믹 메모리와;
    상기 제1, 제2 및 제3 층 뿐만 아니라 상기 제3 층 위에 있는 제4 층에 형성된 배선을 가지고, 상기 기판상에 형성된 제1 논리 회로 블록과;
    상기 제1, 제2, 제3 및 제4 층에 형성된 배선을 가지고, 기판상에 형성된 제2 논리 회로 블록과;
    상기 다이나믹 메모리상의 제4 층의 일부에 형성되고, 예정된 전위로 바이어스되는 도전체; 및
    상기 도전체상의 제5 층에 형성된 배선
    을 구비하는 것을 특징으로 하는 반도체 장치.
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