JP4156864B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特にロジックセルが配列されたロジックセルアレイの配線を容易にする技術に関する。
【0002】
【従来の技術】
従来、複数のセルがアレイ状に配置された下地の上に、これら複数のセルを接続するための配線層を形成することによって論理回路を形成し、以て所望の機能を有する半導体装置を製造することが行われている。このようなセルアレイの1つとして、例えばマルチプレクサ、フリップフロップ、インバータといった機能ブロックから成るロジックセルを配列したロジックセルアレイが知られている。
【0003】
例えば、特表2001−523048は、カスタマイズされた回路を形成するための様々なIC素子を相互に接続する「ASIC配線アーキテクチャ」を開示している。図7は、この特表2001−523048に開示されたロジックセルの回路を示す論理記号である。このロジックセルは、4入力1出力のマルチプレクサから構成されている。このマルチプレクサは4つのデータ入力端子D0、D1、D2及びD3、2つの選択端子S0及びS1、並びに1つの出力端子Pを備えている。
【0004】
図8は、このロジックセルの各端子の配置を示す。端子D0、D1、D2、D3、S0、S1及びPの各々は、電源配線パターンVDD及びグランド配線パターンGNDを挟んで上下に一対の端子(バイア)から構成されている。各端子は電源配線パターンVDD及びグランド配線パターンGNDに平行に設けられており、各一対の端子は等電位点を有するように構成されている。
【0005】
【発明が解決しようとする課題】
上述した従来のロジックセルでは、所望の論理機能を実現するために、入力端子D0、D1、D2、D3、S1及びS2の幾つかは電源配線パターンVDD又はグランド配線パターンGNDに接続される。このために、上述したように、電源配線パターンVDD及びグランド配線パターンGNDを挟んで2点ずつ等電位の端子が設けられており、当該ロジックセルの使用/未使用に拘わらず2本の水平トラックが占有される構成になっている。
【0006】
また、ロジックセルはマルチプレクサ機能を実現するための端子しか備えていないので、このマルチプレクサで実現できる論理回路が限定される。更に、端子の配設位置も特に考慮されていないので、隣り合う入力端子に同電位を与える場合を除き、迂回配線パターンを設ける必要があり、所望の論理機能を有するロジックセルを形成するための配線が複雑になる。その結果、ロジックセル間の配線領域が制約され、配線の迂回による電気特性の悪化や配線性の悪化を招いている。
【0007】
本発明は、上述した問題を解消するためになされたものであり、その目的は、半導体チップの配線性及び電気特性を向上させることができる半導体装置及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明の実施の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0009】
上記目的を達成するために、本発明の第1の態様に係る半導体装置は、セルがアレイ状に配置された下地の上に第1配線層を形成してセルを接続することにより形成されたロジックセルを第2配線層で接続することにより論理回路が形成される半導体装置であって、ロジックセルの領域内の第2配線層にランド状に形成された電源配線パターン(VDD1、VDD2)と、ロジックセルの領域内の第2配線層にランド状に形成されたグランド配線パターン(GND)と、ロジックセルの領域内の第2配線層に形成されたロジックセルに接続された複数の端子(T1〜T6)、とを備え、複数の端子(T1〜T6)は、電源配線パターン(VDD1、VDD2)及びグランド配線パターン(GND)の少なくとも1つに隣り合うように配置されて構成されている。
【0010】
この半導体装置において、複数の端子(T1〜T6)は、更に、互いに接続される可能性のある端子同士が隣り合うように配置することができる。また、複数の端子(T1〜T6)は、更に、電源に接続される可能性のある端子が電源配線パターン(VDD1、VDD2)に隣り合うように配置することができる。また、複数の端子(T1〜T6)は、更に、グランドに接続される可能性のある端子がグランド配線パターン(GND)に隣り合うように配置することができる。
【0011】
また、この半導体装置において、ロジックセルは、マルチプレクサから構成できる。この場合、マルチプレクサは、第1端子(T1)に入力が接続された第1インバータ(10)と、該第1インバータ(10)の出力に接続された第2端子(T2)と、第3端子(T3)に入力が接続された第2インバータ(11)と、該第2インバータ(11)の出力に接続された第4端子(T4)と、第5端子(T5)に入力が接続された第3インバータ(12)と、第1インバータ(10)の出力に入力が接続され、第5端子(T5)に第1制御入力が接続され、第3インバータ(12)の出力に第2制御入力が接続された第1トランスファゲート(20)と、第2インバータ(11)の出力に入力が接続され、第3インバータ(12)の出力に第1制御入力が接続され、第5端子(T5)に第2制御入力が接続された第2トランスファゲート(21)と、第1トランスファゲート(20)の出力及び第2トランスファの出力に接続された第6端子(T6)、とから構成できる。
【0012】
また、この半導体装置において、電源配線パターン(VDD1、VDD2)は、第1電源配線パターン(VDD1)と第2電源配線パターン(VDD2)とから構成し、第1端子(T1)及び第4端子(T4)は、第1電源配線パターン(VDD1)とグランド配線パターン(GND)との間に配置し、第2端子(T2)及び第3端子(T3)は、グランド配線パターン(GND)と第2電源配線パターン(VDD2)との間に配置し、第5端子(T5)及び第6端子(T6)は、第2電源配線パターン(VDD2)とロジックセルの領域の外縁との間に配置するように構成できる。
【0013】
また、この半導体装置において、第1端子(T1)をグランド配線パターン(GND)に接続し、第2端子(T2)及び第4端子(T4)を無接続にすることにより、第3端子(T3)及び第5端子(T5)を入力とし、第6端子(T6)を出力とするNAND回路を構成できる。
【0014】
また、この半導体装置において、第3端子(T3)を第2電源配線パターン(VDD2)に接続し、第2端子(T2)及び第4端子(T4)を無接続にすることにより、第1端子(T1)及び第5端子(T5)を入力とし、第6端子(T6)を出力とするNOR回路を構成できる。
【0015】
また、この半導体装置において、第1端子(T1)を第4端子(T4)に接続することにより、第3端子(T3)及び第5端子(T5)を入力とし、第6端子(T6)を出力とするEXOR回路を構成できる。
【0016】
更に、この半導体装置において、第2端子(T2)を第3端子(T3)に接続することにより、第1端子(T1)及び第5端子(T5)を入力とし、第6端子(T6)を出力とするEXNOR回路を構成できる。
【0017】
また、本発明の第2の態様に係る半導体装置の製造方法は、上記と同様の目的で、セルがアレイ状に配置された下地の上に第1配線層を形成してセルを接続することにより形成されたロジックセルを第2配線層で接続することにより論理回路が形成される半導体装置の製造方法であって、ロジックセルの領域内の第2配線層に電源配線パターン(VDD1、VDD2)をランド状に形成するステップ、ロジックセルの領域内の第2配線層にグランド配線パターン(GND)をランド状に形成するステップ、ロジックセルの領域内の第2配線層にロジックセルに接続された複数の端子(T1〜T6)を形成するステップ、とを備え、複数の端子(T1〜T6)は、電源配線パターン(VDD1、VDD2)及びグランド配線パターン(GND)の少なくとも1つに隣り合うように配置するように構成されている。
【0018】
この半導体装置の製造方法においては、複数の端子(T1〜T6)を、更に、互いに接続される可能性のある端子同士が隣り合うように配置することができる。また、複数の端子(T1〜T6)を、更に、電源に接続される可能性のある端子が電源配線パターン(VDD1、VDD2)に隣り合うように配置することができる。また、複数の端子(T1〜T6)を、更に、グランドに接続される可能性のある端子がグランド配線パターン(GND)に隣り合うように配置することができる。
【0019】
また、この半導体装置の製造方法においては、ロジックセルは、第1端子(T1)に入力が接続された第1インバータ(10)と、該第1インバータ(10)の出力に接続された第2端子(T2)と、第3端子(T3)に入力が接続された第2インバータ(11)と、該第2インバータ(11)の出力に接続された第4端子(T4)と、第5端子(T5)に入力が接続された第3インバータ(12)と、第1インバータ(10)の出力に入力が接続され、第5端子(T5)に第1制御入力が接続され、第3インバータ(12)の出力に第2制御入力が接続された第1トランスファゲート(20)と、第2インバータ(11)の出力に入力が接続され、第3インバータ(12)の出力に第1制御入力が接続され、第5端子(T5)に第2制御入力が接続された第2トランスファゲート(21)と、第1トランスファゲート(20)の出力及び第2トランスファの出力に接続された第6端子(T6)、を備えたマルチプレクサから構成できる。
【0020】
また、この半導体装置の製造方法において、電源配線パターン(VDD1、VDD2)を、第1電源配線パターン(VDD1)と第2電源配線パターン(VDD2)とから構成し、第1端子(T1)及び第4端子(T4)は、第1電源配線パターン(VDD1)とグランド配線パターン(GND)との間に配置し、第2端子(T2)及び第3端子(T3)は、グランド配線パターン(GND)と第2電源配線パターン(VDD2)との間に配置し、第5端子(T5)及び第6端子(T6)は、第2電源配線パターン(VDD2)とロジックセルの領域の外縁との間に配置するように構成できる。
【0021】
また、この半導体装置の製造方法において、第1端子(T1)をグランド配線パターン(GND)に接続し、第2端子(T2)及び第4端子(T4)を無接続にすることにより、第3端子(T3)及び第5端子(T5)を入力とし、第6端子(T6)を出力とするNAND回路を形成することができる。
【0022】
また、この半導体装置の製造方法において、第3端子(T3)を第2電源配線パターン(VDD2)に接続し、第2端子(T2)及び第4端子(T4)を無接続にすることにより、第1端子(T1)及び第5端子(T5)を入力とし、第6端子(T6)を出力とするNOR回路を形成することができる。
【0023】
また、この半導体装置の製造方法において、第1端子(T1)を第4端子(T4)に接続することにより、第3端子(T3)及び第5端子(T5)を入力とし、第6端子(T6)を出力とするEXOR回路を形成することができる。
【0024】
また、この半導体装置の製造方法において、第2端子(T2)を第3端子(T3)に接続することにより、第1端子(T1)及び第5端子(T5)を入力とし、第6端子(T6)を出力とするEXNOR回路を形成することができる。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
【0026】
ロジックセルアレイは、半導体基板上に形成されたMOSトランジスタを例えば3層から成る第1配線層(下層)で電気的に接続することにより形成されるロジックセルと呼ばれる基本回路をアレイ状に配列して形成される。このロジックセルアレイを下地とし、この上に、ユーザが設計した論理回路に従って例えば2層から成る第2配線層(カスタマイズ層)を形成することにより、上記ロジックセルを電気的に接続し、以てユーザが設計した論理回路が搭載された半導体装置が製造される。
【0027】
図2は、本発明の実施の形態に係るロジックセルの回路構成を示す図である。このロジックセルは、第1段目がインバータで、第2段目がトランスファゲートから成る反転出力タイプの2入力マルチプレクサから構成されている。
【0028】
このロジックセルは、第1端子T1、第2端子T2、第3端子T3、第4端子T4、第5端子T5及び第6端子T6といった6個の端子と、第1インバータ10、第2インバータ11、第3インバータ12、第1トランスファゲート20及び第2トランスファゲート21といった5個の論理素子から構成されている。
【0029】
第1〜第3インバータ10〜12の各々は、例えばNチャンネルMOSトランジスタとPチャンネルMOSトランジスタとが電源とグランドとの間にシリアルに接続された周知の構造を有し、入力された信号を反転して出力する。この第1〜第3インバータ10〜12は、入力容量を小さくするために、小さいサイズのMOSトランジスタから構成されている。
【0030】
また、第1及び第2トランスファゲート20及び21の各々は、NチャンネルMOSトランジスタとPチャンネルMOSトランジスタとがパラレルに接続された構造、即ちソース同士及びドレイン同士が接続された構造を有し、NチャンネルMOSトランジスタのゲート及びPチャンネルMOSトランジスタのゲートに供給される信号に応じて、その入力端子に供給される信号を通過させ又はその信号の通過を阻止する。以下では、PチャンネルMOSトランジスタのゲートを第1制御入力端子と呼び、NチャンネルMOSトランジスタのゲートを第2制御入力端子と呼ぶ。
【0031】
第1端子T1は、第1インバータ10の入力端子に接続されている。第1インバータ10の出力端子は、第1トランスファゲート20の入力端子及び第2端子T2に接続されている。この第2端子T2は、中間端子と呼ばれる。この中間端子は、ロジックセルを用いて論理機能ブロックを構成する場合に適宜使用することができる。この中間端子が設けられていることにより、このロジックセルで実現できる論理機能ブロックの種類を増やすことができる。例えば、後に図5を参照して説明するEXOR回路を簡単に構成できる。
【0032】
第3端子T3は、第2インバータ11の入力端子に接続されている。第2インバータ11の出力端子は、第2トランスファゲート21の入力端子及び第4端子T4に接続されている。この第4端子T4は、上記第2端子T2と同様に、中間端子と呼ばれる。この中間端子は、ロジックセルを用いて論理素子を構成する場合に適宜使用することができる。この中間端子が設けられていることにより、このロジックセルで実現できる論理機能ブロックの種類を増やすことができる。例えば、後に図6を参照して説明するEXNOR回路を簡単に構成できる。
【0033】
第5端子T5は、第3インバータ12の入力端子、第1トランスファゲート20の第1制御入力端子及び第2トランスファゲート21の第2制御入力端子に接続されている。第3インバータ12の出力端子は、第1トランスファゲート20の第2制御入力端子及び第2トランスファゲート21の第1制御入力端子に接続されている。
【0034】
第1トランスファゲート20の出力端子及び第2トランスファゲート21の出力端子は第6端子T6に接続されている。
【0035】
以上のように構成されるロジックセルの動作を説明する。このロジックセルは基本的にマルチプレクサとして機能する。即ち、第5端子T5に低レベル(Lレベル)の信号が入力されると、第1トランスファゲート20を構成するPチャンネルMOSトランジスタ及びNチャンネルMOSトランジスタが双方ともオンにされ、且つ第2トランスファゲート21を構成するPチャンネルMOSトランジスタ及びNチャンネルMOSトランジスタは双方ともオフにされる。その結果、第1端子T1から入力された信号が、第1インバータ10で反転され、第1トランスファゲート20を経由して第6端子T6から出力される。
【0036】
一方、第5端子T5に高レベル(Hレベル)の信号が入力されると、第1トランスファゲート20を構成するPチャンネルMOSトランジスタ及びNチャンネルMOSトランジスタが双方ともオフにされ、且つ第2トランスファゲート21を構成するPチャンネルMOSトランジスタ及びNチャンネルMOSトランジスタは双方ともオンにされる。その結果、第3端子T3から入力された信号が、第2インバータ11で反転され、第2トランスファゲート21を経由て第6端子T6から出力される。
【0037】
以上の動作により、第5端子T5に供給される信号のレベルに応じて、第1端子T1に入力された信号及び第3端子T3に入力された信号の何れか一方が反転されて第6端子T6から出力されるという反転出力タイプのマルチプレクサの機能が実現されている。
【0038】
以上のように構成されるロジックセルの端子T1〜T6、第1〜第3インバータ10〜12及び第1及び第2トランスファゲート20及び21の相互間の接続は、そのロジックセル内部の第1配線層(下層)で行われる。この際、端子T1〜T6、電源配線パターン及びグランド配線パターンが、この第1配線層の上に形成される第2配線層(カスタマイズ層)に形成される。第2配線層では、ロジックセルの論理機能及びユーザが設計した論理回路を実現するための各端子、電源配線パターン及びグランド配線パターンの間の配線、並びにロジックセル間の配線が行われる。
【0039】
次に、上述したロジックセルを第2配線層で配線する場合に、ロジックセル内に形成される電源配線パターン、グランド配線パターン及び端子の配置例を、図1を参照しながら説明する。
【0040】
1つのロジックセルの領域内には、図1に示すように、該領域に収まるように所定の幅及び長さを有する第1電源配線パターンVDD1、グランド配線パターンGND及び第2電源配線パターンVDD2がランド状に形成される。第1電源配線パターンVDD1、グランド配線パターンGND及び第2電源配線パターンVDD2は、略平行に且つ略等間隔で設けられる。なお、第1電源配線パターンVDD1と第2電源配線パターンVDD2とは、配置される物理的位置が異なるだけで付与される電位は同じである。
【0041】
また、第1電源配線パターンVDD1とグランド配線パターンGNDとの間には第1端子T1及び第4端子T4が隣り合うように設けられている。また、グランド配線パターンGNDと第2電源配線パターンVDD2との間には第2端子T2及び第3端子T3が隣り合うように設けられている。更に、第2電源配線パターンVDD2を挟んで、上記第2端子T2及び第3端子T3の反対側には、第5端子T5及び第6端子T6が隣り合うように設けられている。
【0042】
上記第1端子T1〜第4端子T4は、電源又はグランドに接続される可能性のある端子である。なお、第5端子T5は、外部から信号が与えられる端子であり、通常は電源又はグランドに接続されない。また、第6端子T6は出力端子であり、電源又はグランドに接続されることはない。従って、これら第5端子T5及び第6端子T6は、ロジックセルの領域の端部、つまり第2電源配線パターンVDD2とロジックセルの領域の外縁との間に設けられている。
【0043】
次に、上記のように構成されるロジックセルを用いて幾つかの論理回路を構成する場合の例を説明する。
【0044】
図3は、図2に示したロジックセルを用いてNAND回路を構成する場合の例である。図3(A)は、NAND回路の論理記号を示し、図3(B)は、NAND回路を構成する場合の配線パターンを示す。
【0045】
このNAND回路は、ロジックセルの第1端子T1をグランド配線パターンGND(論理「0」)に接続し、第2端子T2及び第4端子T4を無接続にすることによって構成される。この配線により、第3端子T3(A)及び第5端子T5(B)を入力端子とし、第6端子T6を出力端子(O)とする2入力のNAND回路が実現されている。
【0046】
このNAND回路は、図3(B)に示すように、第1端子T1を隣り合うグランド配線パターンGNDに直線で接続するだけでよいので、配線パターンは短くて済む。従って、このように構成されるNAND回路によれば、半導体チップの配線性に優れ、しかも良好な電気特性を得ることができる。
【0047】
図4は、図2に示したロジックセルを用いてNOR回路を構成した場合の例である。図4(A)は、NOR回路の論理記号を示し、図4(B)は、NOR回路を構成する場合の配線パターンを示す。
【0048】
このNOR回路は、ロジックセルの第3端子T3を第2電源配線パターンVDD2(論理「1」)に接続し、第2端子T2及び第4端子T4を無接続にすることによって構成される。この配線により、第1端子T1(A)及び第5端子T5(B)を入力端子とし、第6端子T6を出力端子(O)とする2入力のNOR回路が実現されている。
【0049】
このNOR回路は、図4(B)に示すように、第3端子T3を隣り合う第2電源配線パターンVDD2に直線で接続するだけでよいので、配線パターンは短くて済む。従って、このように構成されるNOR回路によれば、半導体チップの配線性に優れ、しかも良好な電気特性を得ることができる。
【0050】
図5は、図2に示したロジックセルを用いてEXOR回路を構成した場合の例である。図5(A)は、EXOR回路の論理記号を示し、図5(B)は、EXOR回路を構成する場合の配線パターンを示す。
【0051】
このEXOR回路は、ロジックセルの第1端子T1と、これに隣り合う第4端子T4とを接続し、第2端子T2を無接続にすることによって構成される。この配線より、第3端子T3(A)及び第5端子T5(B)を入力端子とし、第6端子T6を出力端子(O)とする2入力のEXOR回路が実現されている。
【0052】
このEXOR回路は、図5(B)に示すように、第1端子T1を隣り合う第4端子T4に直線で接続するだけでよいので、配線パターンは短くて済む。従って、このように構成されるEXOR回路によれば、半導体チップの配線性に優れ、しかも良好な電気特性を得ることができる。
【0053】
図6は、図2に示したロジックセルを用いてEXNOR回路を構成した場合の例である。図6(A)は、EXNOR回路の論理記号を示し、図6(B)は、EXNOR回路を構成する場合の配線パターンを示す。
【0054】
このEXNOR回路は、ロジックセルの第2端子T2と、これに隣り合う第3端子T3とを接続し、第4端子T4を無接続にすることによって構成される。この配線により、第1端子T1(A)及び第5端子T5(B)を入力端子とし、第6端子T6を出力端子(O)とする2入力のEXNOR回路が実現されている。
【0055】
このEXNOR回路は、図6(B)に示すように、第2端子T2を隣り合う第3端子T3に直線で接続するだけでよいので、配線パターンは短くて済む。従って、このように構成されるEXNOR回路によれば、半導体チップの配線性に優れ、しかも良好な電気特性を得ることができる。
【0056】
以上説明した例は、図1及び図2に示したマルチプレクサの構成を有するロジックセルを用いて実現できる論理回路の一部である。以上の他に、複数のロジックセルを用いてラッチやフリップフロップを構成することもできる。これらの例は、本願出願人が先に出願した特願2000−319269に記載されているので参照されたい。
【0057】
以上説明したように、電源又はグランドに接続される可能性のあるロジックセルの第1端子T1及び第4端子T4を、第1電源配線パターンVDD1とグランド配線パターンGNDとの間に設け、また、第2端子T2及び第3端子T3をグランド配線パターンGNDと第2電源配線パターンVDD2との間に設けたので、マルチプレクサの構成を有するロジックセルを用いて論理機能を実現する場合に、端子をこの端子に隣り合う電源配線パターン又はグランド配線パターンに直線状の配線パターンで接続するか、隣り合う端子同士を直線状の配線パターンで接続するだけでよい、換言すれば迂回配線パターンを設ける必要がないので、配線パターンを短くすることができる。その結果、パターン配線時の配線性を向上させることができると共に、配線による寄生容量を低減させることができ、電気特性を向上させることができる。
【0058】
また、ロジックセルとして、マルチプレクサの構成を有するロジックセルを採用し、その内部素子から引き出した中間端子、つまり第2端子T2及び第4端子T4を設けているので、このロジックセルで実現できる論理機能ブロックの種類を増やすことができ、応用範囲が広がる。
【0059】
【発明の効果】
以上詳述したように、本発明によれば、半導体チップの配線性及び電気特性を向上させることができる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体装置で使用されるロジックセルの電源配線パターン、グランド配線パターン及び端子の配置例を示す図である。
【図2】本発明の実施の形態に係る半導体装置で使用されるロジックセルの構成を示す回路図である。
【図3】本発明の実施の形態に係る半導体装置で使用されるロジックセルを用いてNAND回路を構成した例を示す図である。
【図4】本発明の実施の形態に係る半導体装置で使用されるロジックセルを用いてNOR回路を構成した例を示す図である。
【図5】本発明の実施の形態に係る半導体装置で使用されるロジックセルを用いてEXOR回路を構成した例を示す図である。
【図6】本発明の実施の形態に係る半導体装置で使用されるロジックセルを用いてEXNOR回路を構成した例を示す図である。
【図7】従来のロジックセルの論理記号を示す図である。
【図8】従来のロジックセルの端子、電源配線パターン及びグランド配線パターンの配置を説明するための図である。
【符号の説明】
10 第1インバータ
11 第2インバータ
12 第3インバータ
20 第1トランスファゲート
21 第2トランスファゲート
T1〜T6 端子
Claims (21)
- 1つの配線層より下層の配線でロジックセルがアレイ状に配置され、前記配線層より上層の配線の接続により論理回路が形成される半導体装置であって、
前記ロジックセルの領域内の前記配線層にランド状に形成された電源配線パターンと、
前記ロジックセルの領域内の前記配線層にランド状に形成されたグランド配線パターンと、
前記ロジックセルの領域内の前記配線層に形成された前記ロジックセルに接続された複数の端子、とを備え、
前記複数の端子は、前記電源配線パターン及び前記グランド配線パターンの少なくとも1つに隣り合うように配置され、
前記複数の端子は、前記上層の配線に無接続の端子を含む
半導体装置。 - 前記複数の端子は、更に、互いに接続される可能性のある端子同士が隣り合うように配置されている、請求項1に記載の半導体装置。
- 前記複数の端子は、更に、電源に接続される可能性のある端子が前記電源配線パターンに隣り合うように配置されている、請求項2に記載の半導体装置。
- 前記複数の端子は、更に、グランドに接続される可能性のある端子が前記グランド配線パターンに隣り合うように配置されている、請求項2又は3に記載の半導体装置。
- 前記ロジックセルは、マルチプレクサから構成されている請求項1乃至4の何れか1項に記載の半導体装置。
- 前記マルチプレクサは、
第1端子に入力が接続された第1インバータと、
該第1インバータの出力に接続された第2端子と、
第3端子に入力が接続された第2インバータと、
該第2インバータの出力に接続された第4端子と、
第5端子に入力が接続された第3インバータと、
前記第1インバータの出力に入力が接続され、前記第5端子に第1制御入力が接続され、前記第3インバータの出力に第2制御入力が接続された第1トランスファゲートと、
前記第2インバータの出力に入力が接続され、前記第3インバータの出力に第1制御入力が接続され、前記第5端子に第2制御入力が接続された第2トランスファゲートと、
前記第1トランスファゲートの出力及び前記第2トランスファの出力に接続された第6端子、
とを備えた請求項5に記載の半導体装置。 - 前記電源配線パターンは、第1電源配線パターンと第2電源配線パターンとから成り、
前記第1端子及び第4端子は、前記第1電源配線パターンと前記グランド配線パターンとの間に配置され、
前記第2端子及び第3端子は、前記グランド配線パターンと前記第2電源配線パターンとの間に配置され、
前記第5端子及び第6端子は、前記第2電源配線パターンと前記ロジックセルの領域の外縁との間に配置されている、請求項6に記載の半導体装置。 - 前記第1端子を前記グランド配線パターンに接続し、前記第2端子及び前記第4端子を無接続にすることにより、前記第3端子及び前記第5端子を入力とし、前記第6端子を出力とするNAND回路が形成された請求項7に記載の半導体装置。
- 前記第3端子を前記第2電源配線パターンに接続し、前記第2端子及び前記第4端子を無接続にすることにより、前記第1端子及び前記第5端子を入力とし、前記第6端子を出力とするNOR回路が形成された請求項7に記載の半導体装置。
- 前記第1端子を前記第4端子に接続することにより、前記第3端子及び前記第5端子を入力とし、前記第6端子を出力とするEXOR回路が形成された請求項7に記載の半導体装置。
- 前記第2端子を前記第3端子に接続することにより、前記第1端子及び前記第5端子を入力とし、前記第6端子を出力とするEXNOR回路が形成された請求項7に記載の半導体装置。
- 1つの配線層より下層の配線でロジックセルがアレイ状に配置され、前記配線層より上層の配線の接続により論理回路が形成される半導体装置の製造方法であって、
前記ロジックセルの領域内の前記配線層に電源配線パターンをランド状に形成するステップ、
前記ロジックセルの領域内の前記配線層にグランド配線パターンをランド状に形成するステップ、
前記ロジックセルの領域内の前記配線層に前記ロジックセルに接続された複数の端子を形成するステップ、とを備え、
前記複数の端子は、前記電源配線パターン及び前記グランド配線パターンの少なくとも1つに隣り合うように配置され、
前記複数の端子は、前記上層の配線に無接続の端子を含む
半導体装置の製造方法。 - 前記複数の端子を、更に、互いに接続される可能性のある端子同士が隣り合うように配置する、請求項12に記載の半導体装置の製造方法。
- 前記複数の端子を、更に、電源に接続される可能性のある端子が前記電源配線パターンに隣り合うように配置する、請求項12に記載の半導体装置の製造方法。
- 前記複数の端子を、更に、グランドに接続される可能性のある端子が前記グランド配線パターンに隣り合うように配置する、請求項13又は14に記載の半導体装置の製造方法。
- 前記ロジックセルは、
第1端子に入力が接続された第1インバータと、
該第1インバータの出力に接続された第2端子と、
第3端子に入力が接続された第2インバータと、
該第2インバータの出力に接続された第4端子と、
第5端子に入力が接続された第3インバータと、
前記第1インバータの出力に入力が接続され、前記第5端子に第1制御入力が接続され、前記第3インバータの出力に第2制御入力が接続された第1トランスファゲートと、
前記第2インバータの出力に入力が接続され、前記第3インバータの出力に第1制御入力が接続され、前記第5端子に第2制御入力が接続された第2トランスファゲートと、
前記第1トランスファゲートの出力及び前記第2トランスファの出力に接続された第6端子、
とを備えたマルチプレクサから構成する請求項12乃至15の何れか1項に記載の半導体装置の製造方法。 - 前記電源配線パターンを、第1電源配線パターンと第2電源配線パターンとから構成し、
前記第1端子及び第4端子は、前記第1電源配線パターンと前記グランド配線パターンとの間に配置し、
前記第2端子及び第3端子は、前記グランド配線パターンと前記第2電源配線パターンとの間に配置し、
前記第5端子及び第6端子は、前記第2電源配線パターンと前記ロジックセルの領域の外縁との間に配置する、請求項16に記載の半導体装置の製造方法。 - 前記第1端子を前記グランド配線パターンに接続し、前記第2端子及び前記第4端子を無接続にすることにより、前記第3端子及び前記第5端子を入力とし、前記第6端子を出力とするNAND回路を形成する請求項17に記載の半導体装置の製造方法。
- 前記第3端子を前記第2電源配線パターンに接続し、前記第2端子及び前記第4端子を無接続にすることにより、前記第1端子及び前記第5端子を入力とし、前記第6端子を出力とするNOR回路を形成する請求項17に記載の半導体装置の製造方法。
- 前記第1端子を前記第4端子に接続することにより、前記第3端子及び前記第5端子を入力とし、前記第6端子を出力とするEXOR回路を形成する請求項17に記載の半導体装置の製造方法。
- 前記第2端子を前記第3端子に接続することにより、前記第1端子及び前記第5端子を入力とし、前記第6端子を出力とするEXNOR回路を形成する請求項17に記載の半導体装置の製造方法。
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