JPH09148916A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH09148916A
JPH09148916A JP7329965A JP32996595A JPH09148916A JP H09148916 A JPH09148916 A JP H09148916A JP 7329965 A JP7329965 A JP 7329965A JP 32996595 A JP32996595 A JP 32996595A JP H09148916 A JPH09148916 A JP H09148916A
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signal
gate
mos transistor
channel
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Koichi Kumagai
浩一 熊谷
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NEC Corp
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Abstract

(57)【要約】 【課題】ＣＭＯＳ論理回路の高速化、低消費電力化並び
に素子数の削減を図る。 【解決手段】ＭＯＳトランジスタのソース・ドレイン拡
散層容量を劇的に低減可能なＳＯＩ基板上にＣＭＯＳト
ランスファゲートを用いてパストランジスタ論理回路を
形成し、前記ＣＭＯＳトランスファゲートを用いたパス
トランジスタ論理回路を信号伝搬方向に多段に直列接続
して論理を構成することにより、動作速度向上、トラン
ジスタ数並びに消費電力の削減を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）基板を用いたＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】近年のＣＭＯＳ論理ＬＳＩにおいては、
回路動作の高速化並びにレイアウト面積低減のため、パ
ストランジスタ論理回路が部分的に実用化されている。
このパストランジスタ回路構成は、特に通常のＣＭＯＳ
ゲート回路では構成することが難しい（トランジスタ数
が大となる）排他的論理和（ＥＸ−ＯＲ）回路や、その
否定（ＥＸ−ＮＯＲ）回路、あるいはセレクタ等を構成
する場合に有効であるとされている。
【０００３】図４（ａ）は、Ｎチャネル型ＭＯＳトラン
ジスタにより構成されたパストランジスタを用いて排他
的論理和（ＥＸ−ＯＲ）回路を構成した場合の回路図で
あり、図４（ｂ）はその真理値表である。図４（ａ）を
参照して、ＥＸ−ＯＲ回路は、入力Ａを入力とする第１
のインバータＩＮＶ１と、第１のインバータＩＮＶ１の
出力と出力端子との間に接続された第１のパストランジ
スタＮＭ４１と、入力Ｂを入力とする第２のインバータ
ＩＮＶ２と、入力Ａと出力端子との間に接続された第２
のパストランジスタＮＭ４２と、を備え、第１のパスト
ランジスタＮＭ４１のゲートには入力Ｂが接続され第２
のパストランジスタＮＭ４２のゲートには第２のインバ
ータＩＮＶ２の出力が接続されている。入力ＢがＨｉｇ
ｈレベル（＝「１」）の時、第１のパストランジスタＮ
Ｍ４１は導通状態とされ、第２のパストランジスタＮＭ
４２は非導通とされ、出力端子には入力Ａの第１のイン
バータＩＮＶ１による反転信号が出力され、また入力Ｂ
がＬｏｗレベル（＝「０」）の時、第２のパストランジ
スタＮＭ４２は導通状態とされ、第１のパストランジス
タＮＭ４１は非導通とされ、出力端子には入力Ａの電位
が第２のパストランジスタＮＭ４２を介して出力され
る。
【０００４】一方、図４（ｃ）は、通常のＣＭＯＳゲー
ト回路でＥＸ−ＯＲ回路を構成した場合の回路図であ
る。図４（ｃ）を参照して、ＥＸ−ＯＲ回路は、ソース
が接地され入力Ｂ、Ａをそれぞれゲート入力としドレイ
ンが共通に接続されたＮチャネルＭＯＳトランジスタＭ
Ｎ１、ＭＮ２と、入力Ｂ、Ａをそれぞれゲート入力とし
電源とＭＯＳトランジスタＭＮ１、ＭＮ２のドレインの
共通接続点との間に直列形態に接続されたＰチャネルＭ
ＯＳトランジスタＭＰ１、ＭＰ２と、入力Ｂ、Ａをそれ
ぞれゲート入力としソースとドレインが接続されたＮチ
ャネルＭＯＳトランジスタＭＮ３、ＭＮ４と、ＭＯＳト
ランジスタＭＮ１、ＭＮ２のドレインの共通接続点をゲ
ート入力としドレインをＭＯＳトランジスタＭＮ３のド
レインと共通接続し、ソースをＭＯＳトランジスタＭＮ
４のソースと共通接続して接地したＮチャネルＭＯＳト
ランジスタＭＮ６と、入力Ａ、Ｂをそれぞれゲート入力
とし電源とＭＯＳトランジスタＭＮ５のドレインとの間
に並列形態に接続されたＰチャネルＭＯＳトランジスタ
ＭＰ３、ＭＰ４と、を備えている。
【０００５】図４（ａ）および図４（ｃ）に示す回路に
おける使用トランジスタ数は、それぞれＮチャネル型Ｍ
ＯＳトランジスタでパストランジスタを構成した場合は
６個、通常のＣＭＯＳゲート回路構成では１０個（Ｎチ
ャネルＭＯＳトランジスタ６個、ＰチャネルＭＯＳトラ
ンジスタ４個）である。
【０００６】このように特定の回路においては、パスト
ランジスタ回路はＣＭＯＳゲート回路に比べて使用する
トランジスタ数が少なくて済むため、半導体（シリコ
ン）基板上のレイアウト面積を縮小可能という利点があ
る。
【０００７】しかしながら、図４（ａ）のＮチャネル型
のパストランジスタ回路では、出力ノード（ＥＸ−Ｏ
Ｒ）のＨｉｇｈレベル電位が電源電圧ＶＤＤ−Ｖｔｎ
（但しＶｔｎはＮチャネル型ＭＯＳトランジスタのゲー
トしきい値電圧）以下となり、この電位が次段へ入力さ
れると、次段ゲートのリーク電流が増加して消費電力増
加の原因となるという問題点がある。
【０００８】加えて、このようなＮチャネル型ＭＯＳト
ランジスタを信号伝搬方向に直列に多段接続すると、基
板のバックバイアス効果により出力のハイレベルが１段
の場合よりも低下し、次段ゲートの消費電力もさらに増
加するため、多段に直列接続できないという問題点もあ
る。
【０００９】一方、上記のようなＮチャネル型ＭＯＳト
ランジスタで構成したパストランジスタ回路の出力のＨ
ｉｇｈレベル電位が電源電位まで上昇しないという問題
点を解決するため、ＣＭＯＳ型トランスファゲートを用
いたパストランジスタ回路も実用化されている。
【００１０】図４（ｄ）にＣＭＯＳトランスファゲート
で構成したＥＸ−ＯＲ回路の回路図を示す。
【００１１】図５（ａ）にはＣＭＯＳトランスファゲー
トで構成した２−１セレクタ回路のレイアウト図、図５
（ｂ）にはそのＰＭＯＳ部の断面図（図５（ａ）のＢ−
Ｂ′線の断面図）を、図５（ｃ）に回路図をそれぞれ示
す
【００１２】このＣＭＯＳトランスファゲートは、図４
（ｄ）及び図５（ｃ）に示すように、Ｐチャネル型ＭＯ
ＳトランジスタとＮチャネル型ＭＯＳトランジスタのソ
ース同士並びにドレイン同士を接続し、Ｐチャネル型Ｍ
ＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの
ゲートには互いに相補関係にある信号を加えることによ
り上記の互いに接続されたＰチャネル型並びにＮチャネ
ル型ＭＯＳトランジスタのソース、ドレイン間の信号伝
搬のオン（導通）及びオフ（ハイインピーダンス状態）
の切り替え動作を行うものである。
【００１３】図５（ｃ）を参照して、選択線Ｓ０がＨｉ
ｇｈレベルの時は、相補信号である選択線Ｓ０￣はＬｏ
ｗレベルとされ、ＮチャネルＭＯＳトランジスタＭＮ１
とＰチャネルＭＯＳトランジスタＭＰ１が導通状態、Ｎ
チャネルＭＯＳトランジスタＭＮ２とＰチャネルＭＯＳ
トランジスタＭＰ２は非導通状態とされ、このため出力
Ｙには入力Ｄ１が出力され、選択線Ｓ０がＬｏｗレベル
の時は、相補信号である選択線Ｓ０￣はＨｉｇｈレベル
とされ、ＮチャネルＭＯＳトランジスタＭＮ２とＰチャ
ネルＭＯＳトランジスタＭＰ２が導通状態とされ出力Ｙ
には入力Ｄ０が出力される。
【００１４】なお、図５（ａ）のレイアウト図におい
て、５０１はＰチャネルＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２、５０２はＮチャネルＭＯＳトランジスタＭＮ１、
ＭＮ２（図５（ｃ）参照）、を示し、配線５１５はＰチ
ャネルＭＯＳトランジスタＭＰ１のソースとＮチャネル
ＭＯＳトランジスタＭＮ１のドレインを相互接続する配
線（入力Ｄ１）、配線５１６はＰチャネルＭＯＳトラン
ジスタＭＰ２のソースとＮチャネルＭＯＳトランジスタ
ＭＮ２のドレインを相互接続する配線（入力Ｄ０）、５
０５はＰチャネルＭＯＳトランジスタＭＰ１とＭＰ２の
Ｐ型拡散層、５０６はＮチャネルＭＯＳトランジスタＭ
Ｎ１とＭＮ２のＮ型拡散層、Ｐ型拡散層（ＰチャネルＭ
ＯＳトランジスタＭＰ１とＭＰ２のドレイン）５０５と
Ｎ型拡散層（ＮチャネルＭＯＳトランジスタＭＮ１とＭ
Ｎ２のソース）５０６はコンタクトを介して接続され
（配線５１９参照）、出力Ｙとして取り出され、またコ
ンタクトを介して接続された配線５０７、５０８はＰチ
ャネルＭＯＳトランジスタＭＰ２のゲートとＮチャネル
ＭＯＳトランジスタＭＮ１のゲートに接続される選択線
Ｓ０、コンタクトを介して接続された配線５０７′、５
０８′はＰチャネルＭＯＳトランジスタＭＰ１のゲート
とＮチャネルＭＯＳトランジスタＭＮ２のゲートに接続
される選択線Ｓ０￣に対応している。
【００１５】使用されるトランジスタは、図４（ｄ）の
ＥＸ−ＯＲ回路では８個、図５（ｃ）の２−１セレクタ
回路では４個であり、ＣＭＯＳゲートで構成した場合の
トランジスタの個数である１０個（図４（ｃ）参照）、
１２個（図１（ｃ）参照）よりも少ないトランジスタで
これらの回路機能を実現することが可能である。
【００１６】このように、ＣＭＯＳトランスファゲート
でパストランジスタ回路を構成した場合も特定の回路で
はＣＭＯＳゲート構成よりもトランジスタ数を削減する
ことが可能である。
【００１７】しかしながら、ＣＭＯＳトランスファゲー
トによるパストランジスタ回路では、ＣＭＯＳトランス
ファゲートのソース、ドレイン拡散層容量はＰチャネル
型ＭＯＳトランジスタが加わった分増加するため、Ｎチ
ャネル型ＭＯＳトランジスタのパストランジスタ回路よ
りも動作速度が悪化するという問題点がある。
【００１８】ここで、ゲート幅Ｗ（μｍ）のトランジス
タのレイアウト図面を示す図６（ａ）および図６（ｂ）
で、ゲート長（Ｌ）が０.５μｍバルクＣＭＯＳプロセ
スのゲート容量とＮ型拡散層容量を試算する。
【００１９】ゲート容量Ｃｇは、ゲート酸化膜を介した
ゲートとＰウェルとの間の容量である。ゲート酸化膜厚
（ｔｏｘ）を１１ｎｍとすると次式（１）で表される。
【００２０】 Ｃｇ＝ε×（Ｗ×Ｗｄｉｆｆ）／ｔ ｏｘ ＝１.５７×Ｗ（ｆＦ） …（１）
【００２１】ただし、εはＳｉＯ2誘導率であり、ε＝
３.４５Ｅ−１３（＝３.４５×１０- 13）Ｆ／ｃｍであ
る。
【００２２】一方、Ｎ型拡散層容量Ｃdiffはバルクの場
合、ソース、ドレイン拡散層とＰウェルとの間のＰＮ接
合容量である。
【００２３】Ｎ型拡散層の拡散層容量の底面成分（Ｃｊ
ｎ）を５×１０-4（Ｆ／ｍ2）、Ｎ型拡散層の拡散層容
量の周囲長成分（Ｃｊｓｗｎ）を２.５×１０-10（Ｆ／
ｍ）とし、コンタクトサイズ（ＣＴ）０.６×０.６μｍ
のコンタクトを配置可能な拡散層幅Ｗｄｉｆｆ（μｍ）
をＷｄｉｆｆ＝３×ＣＴと仮定すると次式（２）とな
る。
【００２４】 Cdiff＝Wdiff×W×Cjn＋2×(Wdiff＋W)×Cjswn ＝0.9＋1.4×W(fF) …（２）
【００２５】式（１）、式（２）の値をゲート幅（Ｗ）
を１０μｍとして計算すると、 Ｃｇ＝１５.７（ｆＦ） Ｃｄｉｆｆ＝１４.９（ｆＦ） となり、両者はほぼ同等の値となる。
【００２６】従って、ＣＭＯＳトランスファゲートで構
成したパストランジスタ回路では、ゲート１段相当の遅
延が生じるため、上記したＣＭＯＳトランスファゲート
で構成したパストランジスタ回路を信号伝搬方向に直列
形態に多段接続しても、動作速度の向上は望めない。実
際には、動作速度を補償するためにバッファを挿入する
等の対策がとられており、ＣＭＯＳトランスファゲート
で構成したパストランジスタ回路を信号伝搬方向に直列
に多段接続する利点はほとんどない。
【００２７】
【発明が解決しようとする課題】上記したように、従来
のＮチャネル型ＭＯＳトランジスタで構成したパストラ
ンジスタ回路では、出力のハイレベル電位が電源電圧−
Ｖｔｎ以下の中間電位となり、この電位が次段へ入力さ
れると次段ゲートのリーク電流が増加して消費電力増加
の原因となるという問題点がある。さらに、Ｎチャネル
型トランジスタを信号伝搬方向に直列に多段接続する
と、基板のバックバイアス効果により出力電位が１段の
場合よりも低下し、次段ゲートでの消費電力がさらに増
加するという問題点がある。
【００２８】一方、ＣＭＯＳトランスファゲートで構成
したパストランジスタ回路は、上記のＮチャネルＭＯＳ
トランジスタで構成した場合よりも、ソース、ドレイン
拡散層容量が倍増する。上記試算で示したように、通常
のバルクＣＭＯＳの場合、ゲート容量とソース、ドレイ
ン拡散層容量が同じくらいの大きさであるため、ＣＭＯ
Ｓトランスファゲートで構成したパストランジスタ回路
ではゲート１段相当の遅延が生じ、これを信号伝搬方向
に直列に多段接続することにより動作速度の向上は望め
ないという問題点がある。
【００２９】本発明は、上記問題点に鑑みて為されたも
のであって、ＣＭＯＳ論理回路の高速化、低消費電力化
並びに素子数の削減を図る半導体集積回路を提供するこ
とを目的とする。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＳＯＩ（シリコン・オン・インシュレー
タ）基板上に形成されたＰチャネル型ＭＯＳトランジス
タ群及びＮチャネル型ＭＯＳトランジスタ群を用いて論
理回路を構成するＣＭＯＳ半導体集積回路において、Ｐ
チャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳト
ランジスタのソース同士とドレイン同士を接続し、前記
Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型Ｍ
ＯＳトランジスタのゲートにそれぞれ互いに相補の信号
を加え前記Ｐチャネル型及びＮチャネル型ＭＯＳトラン
ジスタのソースとドレイン間の信号伝搬の導通と非導通
の切り替えを行うＣＭＯＳトランスファゲートを信号の
伝搬方向に複数段直列形態に接続した回路を含むことを
特徴とする半導体集積回路を提供する。
【００３１】本発明は、前記ＣＭＯＳトランスファゲー
トを信号の伝搬方向に直列形態に接続した回路を加算器
を桁上げ信号生成回路に用いたことを特徴とする半導体
集積回路を提供する。
【００３２】本発明は、ソース、ドレインの拡散層容量
を劇的に低減することが可能とされるＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上にＣＭＯＳ
トランスファゲートで構成したパストランジスタ論理回
路を形成したものであり、消費電力低減と回路動作速度
の向上を図ることができる。
【００３３】
【発明の実施の形態】本発明の実施の形態を図面を参照
し以下にて説明する。
【００３４】図１は、本発明の第１の実施形態を説明す
るための図である。図１（ａ）はＳＯＩ基板上に２−１
セレクタをＣＭＯＳトランスファゲートで構成したパス
トランジスタ回路の配線レイアウト図、図１（ｂ）は回
路図、図１（ｅ）はＰチャネル型ＭＯＳトランジスタア
レイ部の断面図（図１（ａ）のＡ−Ａ′線の断面図）で
ある。なお、図１（ｃ）には、参考例として、ＣＭＯＳ
ゲートによるＮＡＮＤ回路で構成した場合の２−１セレ
クタの回路図を示し、図１（ｄ）には２−１セレクタの
真理値表を示す。図１（ａ）を参照して、出力ノードＹ
はＮチャネル型及びＰチャネル型ＭＯＳトランジスタ各
２個のソース拡散層とドレイン拡散層が結線されてい
る。なお、図１（ｂ）に示すように、２−１セレクタ
は、互いに相補信号をゲート入力とするＮチャネルＭＯ
ＳトランジスタとＰチャネルＭＯＳトランジスタからな
るＣＭＯＳトランスファゲートＴＧ１、ＴＧ２の一端を
入力Ｄ０、Ｄ１にそれぞれ接続し、他端を出力Ｙに共通
接続して構成され、図５（ｃ）を参照して説明したよう
に選択信号Ｓ０のＨｉｇｈ／Ｌｏｗレベルに応じてＣＭ
ＯＳトランスファゲートＴＧ２／ＴＧ１が導通し、出力
Ｙからは入力Ｄ１／Ｄ０が選択出力される。 また、図
１（ａ）において、１０５はＴＧ１とＴＧ２のそれぞれ
のＰチャネルＭＯＳトランジスタのＰ型拡散層、１０６
はＴＧ１とＴＧ２のそれぞれのＮチャネルＭＯＳトラン
ジスタのＮ型拡散層であり、Ｐ型拡散層１０５とＮ型拡
散層１０６はコンタクトを介して接続され（配線層１０
９参照）出力Ｙとして取り出され、配線１１５、１１６
は入力Ｄ１，Ｄ０、図中左側の配線１０７、１０８は選
択線（ゲート配線）Ｓ０、右側の配線１０７、１０８は
選択線（ゲート配線）Ｓ０￣に対応している。
【００３５】代表的なＳＯＩ基板であるＳＩＭＯＸ（Ｓ
ｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ
ＯＸｉｇｅｎ）基板上に形成されたＭＯＳトランジス
タでは図１（ｅ）に示すように、ソース、ドレイン拡散
層１０５の底面が埋込酸化膜１１３に接しているため、
ソース、ドレイン拡散層容量は主に埋込酸化膜１１３を
介したソース、ドレイン拡散層１０５とシリコン基板間
１０９の容量となる。いま図６（ａ）及びＭＯＳトラン
ジスタをＳＯＩ基板に形成した断面図である図６（ｃ）
において、埋込酸化膜厚（ｔＢＯＸ）６１３の層厚ｔＢ
ＯＸを１００ｎｍとして、ゲート幅Ｗ（μｍ）、コンタ
クトサイズ（ＣＴ）０.６×０.６μｍのコンタクトを配
置可能な拡散層幅Ｗｄｉｆｆ（μｍ）をＷｄｉｆｆ＝３
×ＣＴと仮定した場合の拡散層容量Ｃｓｏｉを求める
と、ゲート容量（Ｃｇ）の場合と同様の計算により、次
式（３）で表される。
【００３６】 Ｃｓｏｉ＝ε×（Ｗ×Ｗｄｉｆｆ）／ｔＢＯＸ ＝０.２８×Ｗ（ｆＦ） …（３）
【００３７】ただし、εはＳｉＯ2の誘電率、ε＝３.４
５×１０-13Ｆ／ｃｍ。
【００３８】ゲート幅をＷ＝１０μｍとして式（２）と
式（３）からバルクの拡散層容量ＣｄｉｆｆとＳＯＩの
拡散層容量Ｃｓｏｉを比較すると、
【００３９】 Ｃｄｉｆｆ＝１４.９（ｆＦ） Ｃｓｏｉ＝２.８（ｆＦ） となり、ＳＯＩの拡散層容量（Ｃｓｏｉ）はバルクの場
合（Ｃｄｉｆｆ）の約１９％の容量である。
【００４０】従って、ＣＭＯＳトランスファゲートで構
成したパストランジスタ回路をＳＯＩ基板上に形成した
場合、前記ＣＭＯＳトランスファゲートで構成したパス
トランジスタ回路を信号伝搬方向に直列に多段接続する
と動作速度が悪化することなく、トランジスタ数並びに
消費電力の削減が可能である。
【００４１】図２（ａ）は、本発明の第２の実施形態を
示す図であり、図１で示したＳＯＩ基板上の２−１セレ
クタを組み合わせて８−１セレクタを構成した場合の回
路図である。図２（ｂ）は８−１セレクタの真理値表で
あり、この８−１セレクタ回路は、８個の入力データ信
号（Ｄ０〜Ｄ７）のうちの１つの信号が３ビットの選択
信号（Ｓ０〜Ｓ２）により選択されて出力端子（Ｙ）へ
伝搬するという機能を有するものである。
【００４２】図２（ａ）に示した回路では、入力データ
信号（Ｄ０〜Ｄ７）が出力端子（Ｙ）へ伝搬するまでに
３つのトランスファゲートを通過する（例えばＳ０＝Ｓ
１＝Ｓ２＝Ｌｏｗレベルにより、Ｄ０が選択された場合
には、トランスファゲートＴＧ０、ＴＧ８、ＴＧ１２の
三つを通過する）が、入力端子（Ｄ０〜Ｄ７）から出力
端子（Ｙ）までに充放電する拡散層の数は、Ｐチャネル
型、Ｎチャネル型ＭＯＳトランジスタそれぞれ８個であ
る。
【００４３】既に検討したように、ＳＯＩの拡散層容量
（Ｃｓｏｉ）は、バルクの場合（Ｃｄｉｆｆ）の約１９
％の容量であるから、入力端子（Ｄ０〜Ｄ７）から出力
端子（Ｙ）までの拡散層負荷容量は、バルクのＣＭＯＳ
インバータの約１.５段分に相当する。
【００４４】一方、トランスファゲートを用いずに、図
２（ｂ）の真理値表と同じ論理の８−１セレクタを構成
した場合の回路図を図７に示す。
【００４５】図７に示す８−１セレクタ回路では、入力
端子（Ｄ０〜Ｄ７）から出力端子（Ｙ）までに通過する
ゲートの数は６であるから、同じパス上の拡散層容量を
ＳＯＩ基板上にトランスファゲートを用いて構成した図
２（ａ）の回路と比較すると、バルク基板を用いた図７
の構成は、４倍以上大きい。
【００４６】また、回路を構成するトランジスタ数を比
較すると、図２（ａ）の回路では４０個、図７の回路で
は９６個と、本発明の実施の形態によれば、トランジス
タ数の大幅な削減が可能である。
【００４７】以上のように、本実施形態においても動作
速度が悪化することなく、トランジスタ数並びに消費電
力の削減が可能である。
【００４８】図３（ａ）は、本発明の第３の実施形態と
しての加算器の回路構成の一部を示す図であり、４ビッ
ト桁上げ先見回路（Ｃａｒｒｙ Ｌｏｏｋ−ａｈｅａ
ｄ）の構成を示す図である。
【００４９】２進数の場合、減算は減数の２の補数を被
減数に加算する、というように、加算器は４則演算の基
本となる回路であり、その演算速度を決定するクリティ
カルパスとなるのが、桁上げ信号のパス（キャリーパ
ス）である。
【００５０】例えば、１ビット毎に桁上げ信号を生成
し、次の上位ビットの全加算器へ桁上げ信号を伝搬させ
るＲＣＡ（Ｒｉｐｐｌｅ Ｃａｒｒｙ Ａｄｄｅｒ）で
は、加算遅延がビット数に比例して大きくなる。
【００５１】これに対して、図３（ａ）の桁上げ先見回
路は、４ビットを１つのグループとしてその桁上げ信号
（ＧＧ）を先に計算し、例えば上位桁４ビットのグルー
プへ桁上げ信号（ＧＧ）を伝搬させることにより、加算
器の演算速度を向上させるものである。なお、各信号Ｘ
ｉとＹｉ（ｉ＝０〜３）は排他的論理和（ＥＸ−ＯＲ）
回路とＡＮＤ回路からなる半加算器に入力されＥＸ−Ｏ
Ｒ回路から出力Ｐｉ（＝Ｘｉ＋Ｙｉ；propagate signa
l）、ＡＮＤ回路からは出力Ｇｉ（Ｘｉ・Ｙｉ；generat
e signal）が出力され、これらの出力Ｐｉ、ＧｉからＧ
Ｐ、ＧＧを生成している。なお、３１８の回路ブロック
（桁上げ信号生成回路）は、桁上げ信号ＧＧを論理演算
ＧＧ＝Ｇ３＋Ｐ３・（Ｇ２＋Ｐ２・（Ｇ１＋Ｐ１・Ｇ
０））にて生成する回路である。また、ＧＰは、ＧＰ＝
Ｐ０・Ｐ１・Ｐ２・Ｐ３で生成される。
【００５２】本発明の実施の形態に係る桁上げ先見回路
（Ｃａｒｒｙ Ｌｏｏｋ−ａｈｅａｄ回路）は、図３
（ａ）において、３１８で示されるＡＮＤ−ＯＲの組合
せ回路の論理を、図３（ｂ）に示すようにＣＭＯＳトラ
ンスファゲートのパストランジスタ回路で構成してい
る。なお、Ｐ１Ｂ〜ＰＢ３、Ｇ１Ｂ〜Ｇ１ＢはＰ１〜Ｐ
３、Ｇ１〜Ｇ３の相補信号であり、 桁上げ信号生成回
路は、接地レベル（Ｌｏｗレベル）と信号Ｇ０とを相補
信号Ｐ１、Ｐ１Ｂで選択する二つのトランスファゲート
ＴＧ１１、ＴＧ１２、電源電位（Ｈｉｇｈレベル）と前
段のＴＧ１１、ＴＧ１２の接続点の電位を相補信号Ｇ
１、Ｇ１Ｂで選択する二つのトランスファゲートＴＧ１
１、ＴＧ１２、以下同様にして相補信号Ｇ３、Ｇ３Ｂで
Ｈｉｇｈレベルと前段のＴＧ５１、ＴＧ５２の出力との
いずれかを選択する二つのトランスファゲートＴＧ１
１、ＴＧ１２の共通接続点から出力ＣＧが出力されてい
る。因みに、信号Ｇ３がＨｉｇｈレベルの時、ＣＧには
トランスファゲートＴＧ６２からＨｉｇｈレベルが伝達
出力され、Ｇ３がＬｏｗレベルの時、ＣＧにはＴＧ５１
とＴＧ５２の出力信号が出力され、結局ＣＧ３＝Ｇ３＋
Ｐ３・（Ｇ２＋Ｐ２・（Ｇ１＋Ｐ１・Ｇ０））の論理演
算が出力される。
【００５３】この場合、回路の最長パス（クリティカル
パス）はＧ０からＧＧまで６段のＣＭＯＳトランスファ
ゲートが直列接続された構成となっている。
【００５４】Ｇ０からＧＧまでに充放電する拡散層の数
は、Ｐチャネル型、Ｎチャネル型ＭＯＳトランジスタそ
れぞれ１８個である。
【００５５】図２（ａ）に示した実施形態の場合と同様
に、ＳＯＩの拡散層容量（Ｃｓｏｉ）は、バルクの場合
（Ｃｄｉｆｆ）の約１９％の容量であるから、Ｇ０から
ＧＧまでの拡散層負荷容量は、バルクのＣＭＯＳインバ
ータの約３.５段分に相当する。
【００５６】一方、トランスファゲートを使わずに、図
３（ａ）と同じＡＮＤ−ＯＲの組合せで構成した場合、
Ｇ０からＧＧまでに通過するゲートの段数はＣＭＯＳイ
ンバータで１２段相当であるから、図３（ｂ）の回路と
比較すると、図３（ａ）３１８の構成のクリティカルパ
ス上にある拡散層容量は３倍以上大きい。
【００５７】またこの場合も、図２（ａ）と同様、使用
するトランジスタ数は、図３（ｂ）の回路のトランジス
タ数は２４個、図３（ａ）に示す３１８のようにＣＭＯ
Ｓゲート構成にすると３６個というように、少ないトラ
ンジスタ数で構成可能である。
【００５８】このように、本実施形態においても、桁上
げ先見回路を、図３（ｂ）に示した回路構成にすること
により、桁上げ先見回路を用いた加算器のクリティカル
パスの高速化を図ることが可能である。
【００５９】
【発明の効果】以上説明したように、本発明は、ＭＯＳ
トランジスタのソース・ドレイン拡散層容量を劇的に低
減可能なＳＯＩ基板上に、ＣＭＯＳトランスファゲート
を用いてパストランジスタ論理回路を形成し、このＣＭ
ＯＳトランスファゲートを用いたパストランジスタ論理
回路を信号伝搬方向に多段に直列接続して論理を構成す
ることにより、動作速度が向上し、仕様トランジスタ数
を削減すると共に消費電力を低減するという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る２−１セレクタ回路
のレイアウト図である。 （ａ）ＣＭＯＳトランスファゲートを用いたパストラン
ジスタ構成の２−１セレクタ配線レイアウト図である。 （ｂ）図１（ａ）の回路図を示す図である。（ｃ）ＣＭ
ＯＳゲート構成による２−１セレクタ回路図を示す図で
ある。 （ｄ）２−１セレクタの真理値表を示す図である。 （ｅ）ＰＭＯＳの部断面図である。
【図２】本発明の第２の実施形態に係る、８−１セレク
タ回路の構成を示す図である。 （ａ）８−１セレクタ回路構成を示す図である。 （ｂ）２−１セレクタの真理値表である。
【図３】本発明の第３の実施形態に係る、４ビット桁上
げ先見回路の回路図である。 （ａ）全体の回路構成を示す図である。 （ｂ）本発明を適用した桁上げ信号生成部の回路図であ
る。
【図４】排他的論理和の回路図である。 （ａ）Ｎチャネル型ＭＯＳトランジスタによるパストラ
ンジスタ構成の回路図である。 （ｂ）排他的論理和の真理値表である。 （ｃ）ＣＭＯＳゲート構成の回路図である。 （ｄ）ＣＭＯＳトランスファゲートによるパストランジ
スタ構成の回路図である。
【図５】２−１セレクタ回路をシリコンバルク基板に形
成した場合のレイアウト図である。 （ａ）ＣＭＯＳトランスファゲートを用いたパストラン
ジスタ構成の２−１セレクタ配線レイアウト図である。 （ｂ）ＰＭＯＳ部の断面図（図２（ａ）のＢ−Ｂ′線の
断面図）である。 （ｃ）ＣＭＯＳトランスファゲートを用いた２−１セレ
クタの回路図である。
【図６】ＭＯＳトランジスタのソース、ドレイン拡散層
容量の説明図である。 （ａ）レイアウト図である。 （ｂ）シリコンバルク基板に形成した場合の断面図であ
る。 （ｃ）ＳＯＩ基板に形成した場合の断面図である。
【図７】従来のＣＭＯＳゲート構成による、８−１セレ
クタ回路図である。
【符号の説明】
１０１、５０１ Ｐチャネル型ＭＯＳトランジスタ群 １０２、５０２ Ｎチャネル型ＭＯＳトランジスタ群 ５０３ Ｎウェルコンタクト拡散層 ５０４ Ｐウェルコンタクト拡散層 １０５、５０５ Ｐ+拡散層 １０６、５０６、６０６ Ｎ+拡散層 １０７、５０７ Ｐチャネル型ＭＯＳゲート １０８、５０８、６０８ Ｎチャネル型ＭＯＳゲート １０９、５０９、６０９ Ｐ型基板 ５１０ Ｎウェル ６１１ Ｐウェル １１３、６１３ 埋込酸化膜 １１４、５１４、６１４ 素子分離酸化膜 １１５、５１５ 第１層配線 １１６、５１６、６１６ コンタクト ３１７ 半加算器 ３１８ 桁上げ先見回路（Ｃａｒｒｙ Ｌｏｏｋ−ａｈ
ｅａｄ回路） ６１９ ゲート−基板間容量 ６２０ Ｎ+拡散層−Ｐウェル間容量の底面積成分 ６２１ Ｎ+拡散層−Ｐウェル間容量の側面周囲長成分 ６２２ ＳＯＩ構造におけるＮ+拡散層−Ｐ型基板間容
量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/20 Ｈ０１Ｌ 29/78 ６１３Ａ ６１４

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ＳＯＩ（シリコン・オン・インシュレー
    タ）基板上に形成されたＰチャネル型ＭＯＳトランジス
    タ群及びＮチャネル型ＭＯＳトランジスタ群を用いて論
    理回路を構成するＣＭＯＳ半導体集積回路において、 Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳ
    トランジスタのソース同士とドレイン同士を接続し、前
    記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型
    ＭＯＳトランジスタのゲートにそれぞれ互いに相補の信
    号を加え前記Ｐチャネル型及びＮチャネル型ＭＯＳトラ
    ンジスタのソースとドレイン間の信号伝搬の導通と非導
    通の切り替えを行うＣＭＯＳトランスファゲートを信号
    の伝搬方向に複数段直列形態に接続した回路を含むこと
    を特徴とする半導体集積回路。
  2. 【請求項２】前記ＣＭＯＳトランスファゲートを信号の
    伝搬方向に直列形態に接続した回路を加算器を桁上げ信
    号生成回路に用いたことを特徴とする請求項１記載の半
    導体集積回路。
  3. 【請求項３】ＳＯＩ（シリコン・オン・インシュレー
    タ）基板上に形成されたＰチャネル型ＭＯＳトランジス
    タとＮチャネル型ＭＯＳトランジスタの信号端子を共通
    に接続し、ゲートに相補信号を入力してなるＣＭＯＳト
    ランスファゲートを入力信号端子と出力信号端子との間
    に１又は複数直列形態に挿入し、前記相補信号との組み
    合わせにより所定の論理回路を構成してなることを特徴
    とする半導体集積回路。
  4. 【請求項４】前記ＣＭＯＳトランスファゲートを入力信
    号端子と出力信号端子との間に１又は複数直列形態に挿
    入し、前記ＣＭＯＳトランスファゲートに対する前記相
    補信号との組み合わせにより前記出力端子に前記入力端
    子のいずれか一を選択出力するセレクタ回路を構成して
    なることを特徴とする請求項３記載の半導体集積回路。
  5. 【請求項５】ＳＯＩ（シリコン・オン・インシュレー
    タ）基板上に形成されたＰチャネル型ＭＯＳトランジス
    タとＮチャネル型ＭＯＳトランジスタの信号端子を共通
    に接続し、制御端子に相補信号を入力してなる複数のＣ
    ＭＯＳトランスファゲートを加算器の桁上信号生成回路
    のキャリー生成信号経路に直列形態に挿入してなること
    を特徴とする請求項２記載の半導体集積回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH104196A (ja) * 1996-06-18 1998-01-06 Toshiba Corp 半導体集積回路装置
US6853019B2 (en) 2002-05-17 2005-02-08 Nec Electronics Corporation Semiconductor device and manufacturing method for the same
US6924671B2 (en) 2000-10-19 2005-08-02 Nec Electronics Corporation General-purpose logic module and cell using the same
US7161382B2 (en) 2002-05-20 2007-01-09 Nec Electronics Corporation General-purpose logic cell, general-purpose logic cell array using the same, and ASIC using general-purpose logic cell array

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004112653A (ja) * 2002-09-20 2004-04-08 Nec Electronics Corp 半導体装置
US8411493B2 (en) 2009-10-30 2013-04-02 Honeywell International Inc. Selection device for a spin-torque transfer magnetic random access memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01216622A (ja) * 1988-02-24 1989-08-30 Fujitsu Ltd 論理回路
JPH07162288A (ja) * 1993-12-13 1995-06-23 Toshiba Corp 半導体集積回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0347029B1 (en) * 1988-04-20 1996-11-27 Fujitsu Limited Binary carry or borrow look-ahead circuit
EP0424554A1 (de) * 1989-10-23 1991-05-02 Siemens Aktiengesellschaft Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer
JPH04172011A (ja) * 1990-11-05 1992-06-19 Mitsubishi Electric Corp 半導体集積回路
DE69232432T2 (de) * 1991-11-20 2002-07-18 Canon Kk Verfahren zur Herstellung einer Halbleiteranordnung
JPH08125152A (ja) * 1994-10-28 1996-05-17 Canon Inc 半導体装置、それを用いた相関演算装置、ａｄ変換器、ｄａ変換器、信号処理システム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01216622A (ja) * 1988-02-24 1989-08-30 Fujitsu Ltd 論理回路
JPH07162288A (ja) * 1993-12-13 1995-06-23 Toshiba Corp 半導体集積回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH104196A (ja) * 1996-06-18 1998-01-06 Toshiba Corp 半導体集積回路装置
US6924671B2 (en) 2000-10-19 2005-08-02 Nec Electronics Corporation General-purpose logic module and cell using the same
US6853019B2 (en) 2002-05-17 2005-02-08 Nec Electronics Corporation Semiconductor device and manufacturing method for the same
US7161382B2 (en) 2002-05-20 2007-01-09 Nec Electronics Corporation General-purpose logic cell, general-purpose logic cell array using the same, and ASIC using general-purpose logic cell array

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