JPH04172011A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は一般に、高速性を必要とされる半導、体集積
回路に関し、特に、複数の入力信号から１つのａ号を選
択する選択機能を有する半導体集積回路、全加算機能を
備える半導体集積回路および桁上げ先見機能を有する加
算回路を備える半導体集積回路に関する。

［従来の技術］ 半導体集積回路は、選択機能、加算機能および積算機能
を実現する論理回路を含む。このような論理回路におい
ては、一般に伝送ゲートが数多く用いられる。

第１８図は従来の２人力選択回路の構成を示す図であり
、たとえば「プリンシプル・オブ・ＣＭＯ８ＶＬＳＩ・
デザイン」、アジソンーウエズリ出版社、１９８５年発
行の第２０２頁に示されている。

ｊｌｌｌ　８１！Ｉにおいて、この２人力選択回路は、
入力ノード１ａに与えられた入力信号Ａを選択信号ＳＥ
Ｌおよび５ＥＬＢに応答して出力ノード２へ伝達するゲ
ート回路ＴＧ１と、入力ノード１ｂに与えられた入力信
号Ｂを制御信号ＳＥＬおよび５ＥＬＢに応答して出力ノ
ード２へ伝達するゲート回路ＴＧ２を含む。

ゲート回路ＴＧＩおよびＴＧ２は同一の構成を有してお
り、ｐチャネルＭｏｓトランジスタ（ｐチャネル絶縁ゲ
ート型電界効果トランジスタ）ＱｌおよびｎチャネルＭ
Ｏ８）ランジスタＱ２を含む。ゲート回路ＴＧＩのｐチ
ャネルＭＯ８）ランジスタＱ１はそのゲートに制御信号
ＳＥＬを受け、ゲート回路ＴＧ２のｐチャネルＭＯ８）
ランジスタＱ１は制御信号５ＥＬＢをそのゲートに受け
る。

ゲート回路ＴＧ１のｎチャネルＭＯ３）ランジスタＱ２
はそのゲートに相補制御信号５ＥＬＢを受け、ゲート回
路ＴＧ２のｎチャネルＭＯ８）ランジスタＱ２は制御信
号ＳＥＬを受ける。

入力信号ＡおよびＢは、ともに論理″１”および“０”
のいずれかの値をとる２値論理信号である。以下の説明
においては、論理“１”および論理“０″の値をとる２
値表示の論理信号を単に論理信号と称す。

制御信号ＳＥＬは、論理“１”および論理“０”のいず
れかの値をとる。相補制御信号５ＥＬＢは、制御信号Ｓ
ＥＬの否定信号である。すなわち、制御１信号ｓＥＬが
論理“１”のとき、相補制御信号５ＥＬＢは論理“０“
となり、制御信号ＳＥＬが論理“Ｏ”のとき、相補制御
信号５ＥＬＢは論理“１″となる。

この論理“１”および“０”は電位の“Ｈ”および”Ｌ
”のいずれに対応させてもよいが、以下の説明において
は、論理“１”を電位“Ｈ”に対応させ、論理“０”を
電位“Ｌ”に対応させる。

次に動作について説明する。

制御信号ＳＥＬが“０”の場合、ゲート回路ＴＧ１がオ
ン状態（導通状態）となり、−ゲート回路ＴＧ２がオフ
状態（遮断状態）となる。したがって、入力ノード１ａ
および１ｂに入力された論理信号ＡおよびＢのうち論理
信号Ａが選択され、ゲート回路ＴＧＩを介して出力ノー
ド２へ伝達される。

制御信号ＳＥＬが“１”の場合、ゲート回路ＴＧ１がオ
フ状態となり、ゲート回路ＴＧ２がオン状態となる。し
たがって、この場合には、入力論理信号ＡおよびＢのう
ち論理信号Ｂがゲート回路ＴＧ２を介して出力ノード２
へ伝達される。すなわち、この第１８図に示す２人力選
択回路は、制御信号ＳＥＬに従って、入力論理信号Ａお
よびＢのうちのいずれか一方を選択して出力ノード２へ
出力信号２として出力する機能を備える。

第１９図は従来の全加算回路の構成を示す図であり、た
とえば特公昭５５−１６１９号公報に示されている。第
１９図において、全加算回路は、入力ノード１ａおよび
１ｂにそれぞれ与えられる第１および第２の論理信号Ａ
およびＢを受けて制御信号ＰＧを発生する排他的ＯＲ回
路２０ａと、第１および第２の論理信号ＡおよびＢを受
けて相補制御信号ＰＣＢを発生する排他的ＮＯＲ回路２
０ｂと、入力ノードＩＣへ与えられる第３の論理信号Ｃ
を受けるインバータ回路１３と、論理信号Ａを受けるイ
ンバータ回路１４を含む。排他的ＯＲ回路２０ａは、論
理信号ＡおよびＢの論理値が異なるときに“１”の信号
を発生する。排他的ＮＯＲ回路２０ｂは、論理信号Ａお
よび論理信号Ｂの論理値が等しいときに“１″の信号を
出力する。

この全加算回路はさらに、制御信号ＰＧおよびＰＧＢに
応答して、論理信号Ｃを選択的に出力ノード４ａ′へ通
過させる箪１のゲート回路ＴＧ１１と、制御信号ＰＧお
よびＰＧＢに応答して、インバータ回路１３からの出力
信号ＣＢを選択的に出力ノード４ａ’へ伝達する第２の
ゲート回路ＴＧ１２と、制御信号ＰＧおよびＰＧＢに応
答してインバータ回路１４からの出力信号ＡＢを選択的
に出力ノード４ｂ’へ伝達する第３のゲート回路ＴＧ１
３と、制御信号ＰＧおよびＰＧＢに応答して、インバー
タ回路１３からの出力信号ＣＢを選択的に出力ノード４
ｂ’へ伝達する第４のゲート回路ＴＧ１４を含む。この
ゲート回路ＴＧＩＩ〜ＴＧ１４は、ともに同一の構成を
有しており、ｐチャネルＭＯＳトランジスタＱ１とｎチ
ャネルＭＯＳトランジスタＱ２との並列体により形成さ
れる。これらのＭＯＳ）ランジスタＱ１およびＱ２のゲ
ートへは制御信号ＰＧまたはＰＧＢが与えられる。

ゲート回路ＴＧＩＩとゲート回路ＴＧ１４は同時に導通
状態となり、またゲート回路ＴＧ１２とゲート回路ＴＧ
１３が同時に導通状態となる。ゲート回路ＴＧ１１およ
びＴＧ１４とゲート回路ＴＧ１２およびＴＧ１３とは互
いに相補的にオン状態となる。

この出力ノード４ａ’　に伝達された論理信号ＳＢはイ
ンバータ回路１５ａを介して出力論理信号Ｓに変換され
る。出力ノード４ｂ’　に伝達された出力論理信号ＣＯ
Ｂは、インバータ回路１５ｂにより出力論理信号ＣＯに
変換される。この出力ノード４ａおよび４ｂに伝達され
る論理信号ＳおよびＣＯは、それぞれ第１ないし第３の
論理信号Ａ。

ＢおよびＣの加算結果（Ａ　＋　Ｂ　＋　Ｃ）の第１桁
目および第２折目をそれぞれ示す論理信号である。　　
□ここで、第１桁目は下位ビットであり、第２桁目は上
位ビットである。

第２０図は、この第１９図に示す全加算回路の入力論理
信号および出力論理信号の関係を一覧にして示す図であ
る。第２０図においては、また、この全加算回路におい
て発生される制御信号および各ゲート回路の動作状態も
合わせて示している。

次に動作について簡単に説明する。

入力論理信号ＡおよびＢが同じ論理値を持つ場合、排他
的ＯＲ回路２０ａからの制御信号ＰＧは“０”となり、
排他的ＮＯＲ回路２０ｂからの制御信号ＰＣＢが“１”
となる。これにより、ゲート回路ＴＧ１２およびＴＧ１
３がオン状態となる。

この状態においては、インバータ回路１３および１４か
らの出力論理信号ＣＢおよびＡＢがそれぞれ出力ノード
４ａ’　および４ｂ’　へ伝達される。

すなわち、論理信号Ａと論理信号Ｂが等しいとき、この
３人力論理信号Ａ、ＢおよびＣの加算結果の第１桁目の
ビット値Ｓは、論理信号Ｃにより決定される。したがっ
て、この場合、第１桁目のデータとしてインバータ回路
１３からの出力信号ＣＢが選択され、出力ノード４ａ’
へ伝達される。

一方、上位ピッ′トにおいては、論理信号Ａが０であれ
ば、加算結果（Ａ＋Ｂ＋Ｃ）の第２桁目のビット値は“
０”であり、論理信号Ａが“１”の場合、この加算結果
（Ａ＋Ｂ＋Ｃ）の第２桁目は“１”となる。したがって
、この場合にはインノく一夕回路１４からの出力論理信
号ＡＢが出力ノード４ｂ’へ伝達される。

論理信号Ａと論理信号Ｂが等しくない場合、加算結果（
Ａ＋Ｂ）は“１”である。したがって、この場合３人力
論理信号（Ａ＋Ｂ＋Ｃ）の第１桁目のビット値は第３の
論理信号Ｃの反転したものに等しくなる。したがって、
この場合、制御信号ＰＣＢによりゲート回路ＴＧ１１が
オン状態となり、第３の論理信号Ｃが選択され出力ノー
ド４ａ′へ伝達される。

また、この場合、加算結果（Ａ　＋　Ｂ　＋　Ｃ）の第
２桁目の値は、論理信号Ｃの論理値に等しくなる。

したがって、この場合インバータ回路１３からの出力論
理信号ＣＢがゲート回路ＴＧ１４により選択され出力ノ
ード４ｂ’へ伝達される。

第２１図は、第１９図に示す全加算回路を用いてｎビッ
トの２進数の並列加算を実現するｎビット全加算回路の
構成を示す図である。第２１図において、全加算回路は
、ｎ個の全加算器Ｆ１〜Ｆｎを含む。この全加算器Ｆ１
〜Ｆｎはそれぞれ第１９図に示す全加算回路と同一の構
成を有している。

全加算器Ｆ１〜Ｆｎの各々は、論理信号人力ノードｌａ
、ｌｂおよびＩＣと、論理信号出力ノード４ａおよび４
ｂを含む。全加算器Ｆｉ（ｉ＝１〜ｎ）は、論理信号Ａ
の第ｉビットＡｉをその人力ノード１ａに受ける。全加
算器Ｆｉは、また、その人力ノード１ｂに論理信号Ｂの
第ｉビットＢｉを受けるとともに、入力ノードＩＣに、
前段の全加算器Ｆｉ−１からの桁上げ出力Ｃ０１−１を
受ける。全加算器Ｆｉは、また、その出力ノード４ａか
ら加算結果Ｓの第ｉビットＳｉを出力し、その出力ノー
ド４ｂから桁上げ出力ＣＯｉを出力する。初段の全加算
器Ｆ１の桁上げ人力ノードＩＣへは、固定値（たとえば
論理“０”）に設定された桁上げ入力信号ＣＩが与えら
れる。

この！２１図に示すｎビット全加算回路の動作は、第１
９図に示す全加算回路をｎビット並列に配置し、かつそ
の第２桁目の出力ビットＣＯｉを次段の上位ビットの全
加算器の桁上げ入力ＩＣへ接続する構成とすれば得られ
、その動作態様は容易に理解できるであろう。すなわち
、この第２１図に示す全加算回路は、ｎビットの論理信
号ＡおよびＢの各ビットを加算し、各ビットにおいて生
じた桁上げを上位ビット側の全加算器へ伝達してｎビッ
トの出力信号Ｓと１ビットの桁上げ出力ＣＯｎを得る。

この第２１図に示す全加算回路は、桁上げ出力ＣＯｉが
上位ビット側の全加算器へ伝達されており、この加算回
路の動作時間は、この桁上げ出力の伝搬時間により決定
される。この桁上げ伝搬により生じる遅延を低減するた
めに、桁上げ先見機能を有する全加算回路が用いられる
ことが多い。

第２２図は従来の、桁上げ先見機能を有するＮビット２
進加算回路の構成を示す図である。第２２図において、
桁上げ先見機能を有するＮビット２進加算回路は、１段
が少なくとも３ビット以上の複数段に分割される。第２
２図においては、各段をブロックとして示しており、３
つのブロック３１．３２および３３を代表的に示す。こ
のブロックの数は１個であってもよい。この各ブロック
３１〜３３に対して、それぞれ桁上げ先見回路４１、　
４２．および４３が設けられる。この桁上げ先見回路は
対応のブロックからの制御信号およびその対応のブロッ
クにおける最上位の全加算器からの桁上げ出力を受けて
そのブロックにおいて桁上げを行なうべきか否かを判断
する。

桁上げ先見回路からの出力は上位ブロックの桁上げ先見
回路へ伝達されるとともに、上位の加算ブロックへも桁
上げ入力として伝達される。

この第２２図に示す加算回路の構成においては、各段に
おいて、その段における桁上げ入力信号がその股肉のす
べての全加算器を伝達していく場合には、このすべての
全加算器連鎖からなる伝達経路により桁上げ信号が伝搬
された後その段の最上位ビットの全加算器から桁上げ出
力が出力されるのを待らことなく、この桁上げ先見回路
により次段へ桁上げ信号を出力する。それにより、桁上
げ伝搬遅延を低減している。

第２３図は第２２図に示す第２のブロック３２とそれに
対応して設けられた桁上げ先見回路４２の構成を示す図
である。この第２２図の各ブロックおよび桁上げ先見回
路はすべて同一の構成を有している。

第２３図において、加算ブロック３２は、第２１図に示
す全加算回路と同様の構成を有しており、ｎビットの全
加算を行なうために並列に配置されたｎ個の全加算器５
０−１〜５０−ｎを含む。全加算器５０−ｉ　（ｉ＝１
〜ｎ）は、論理信号Ａの第ｍ＋ｉビットＡｍ＋　ｉを受
ける入力ノード１ａと、論理信号Ｂの第ｍ＋ｉビットＢ
ｍ＋ｉを受ける入力ノードｌｂと１ビット下の全加算器
からの桁上げ出力ＣＯｍ＋ｉ−１を受ける入力ノードＩ
Ｃを含む。この全加算器５０−ｉはさらに、和出力ノー
ドＳｍ＋ｉと、桁上げ出力ノードＣＯｍ＋ｉと、制御信
号ＰＧを発生するための制御信号出力ノード４Ｃを含む
。全加算器５０−１〜５０−ｎから出力される制御信号
ＰＧｍ＋１〜ＰＧｍ＋ｎは桁上げ先見回路４２に含まれ
る桁上げ選択制御信号発生回路３０へ与えられる。

桁上げ選択制御信号発生回路３０は、この制御信号ＰＧ
ｍ＋１〜ＰＧｍ＋ｎの論理積をとる論理積回路を含む。

この桁上げ選択制御信号発生回路３０は、制御信号ＰＧ
ｍ＋１〜ＰＧｍ＋ｎがすべて論理“１”のとき、制御信
号ＳＥＬを論理“１”、制御信号５ＥＬＢを論理“０”
に設定する。制御信号ＰＧｍ＋１〜ＰＧｍ＋ｎのうち１
つでも論理“０”の制御信号が存在する場合、桁上げ選
択制御信号発生回路３０は制御信号ＳＥＬを論理“０”
に設定する。すなわち、桁上げ選択制御信号発生回路３
０は、桁上げ信号がこの加算ブロック３２におけるすべ
ての全加算器を順次伝達される場合に、制御信号ＳＥＬ
を論理“１”に設定する。

桁上げ先見回路はさらに、この桁上げ選択制御信号発生
回路３０からの制御信号ＳＥＬおよび５ＥＬＢに応答し
て、加算ブロック３２からの最上位ビットの桁上げ信号
ＣＯｍ＋ｎとその最下位ビットの全加算器５０−１へ与
えられる桁上げ入力ＣＩのいずれか一方を選択的に通過
させるためのゲート回路ＴＧ７およびＴＧ８を含む。ゲ
ート回路ＴＧ７およびＴＧ８は、同一構成を有しており
、ｐチャネルＭＯＳトランジスタＱ１およびｎチャネル
ＭＯＳトランジスタロ２の並列体から構成される。この
ゲート回路ＴＧ７およびＴＧ８の構成は、第１８図に示
す選択回路の構成と同様である。

すなわち、制御信号ＳＥＬが“１”のとき、ゲート回路
ＴＧ８がオン状態となり、桁上げ入力ＣＩが桁上げ信号
ｃｏとして出力ノード４へ伝達される。制御信号ＳＥＬ
が“０″のとき、ゲート回路ＴＧ７がオン状態となり、
キャリ出力ＣＯｍ＋ｎが、この桁上げ信号ＣＯとして出
力ノード４へ伝達される。次に動作について説明する。

制御信号ＰＧｍ＋１〜ＰＧｍ＋ｎは、対応の全加算器に
おいて桁上げ伝搬が行なわれるか否かを示す桁上げ伝搬
指示信号である。この制御信号ＰＧｍ＋１〜ＰＧｍ＋ｎ
がすべて′１″のとき、桁上げ入力ＣＩがこのすべての
全加算器５０−１〜５０−ｎを伝達されることを示して
いる。したがってこの場合、桁上げ選択制御信号発生回
路３０からの選択制御信号ＳＥＬが“１”となり、桁上
げ信号ＣＩがゲート回路ＴＧ８を介して次段のブロック
へ桁上げ信号ＣＯとして伝達される。

全加算器５０〜１〜５０−ｎのすべてにおいてそれぞれ
の入力論理信号が“１”と“０”の組合せの状態にある
場合を考える。この場合、制御信号ＰＧｍ＋１〜ＰＧｍ
＋ｎはすべて“１″となる。

すなわち、この状態においては前段の桁上げ先見回路か
らの桁上げ信号ＣＩが与えられると、まず全加算器１の
桁上げ出力ＣＯｍ＋１が決定され、この桁上げ出力ＣＯ
ｍ＋１が順次上位ビットの全加算器へと伝達されていき
、最終的に最上位ビットの全加算器５０−ｎからこの段
に対する桁上げ信号ＣＯｍ＋ｎが発生する。

このような桁上げ信号ＣＩがすべての全加算器５０−１
〜５０−ｎを伝達する状態は、各全加算器５０−１〜５
０−ｎにおいて同時にその内部に含まれる排他的ＯＲ回
路により判断され、その判断結果に従って制卸信号（桁
上げ伝搬指示信号）ＰＧｍ＋１〜ＰＧｍ＋ｎが出力され
る。この制御信号ＰＧｍ＋ｎ−ＰＧｍ＋１は桁上げ選択
制御信号発生回路３０へ与えられる。

したがって、この桁上げ信号ＣＩがすべての全加算器５
０−１〜５０−ｎを伝搬するのを待たず、桁上げ選択制
御信号発生回路３０からの選択制御信号ＳＥＬにより桁
上げ伝搬状態が指定され、ゲート回路ＴＧ８がオン状態
となり最下位ビットの全加算器５０−１に入力された桁
上げ信号ＣＩが次段のブロックに対する桁上げ入力とし
て出力ノード４へ伝達される。

また少なくとも１つの全加算器に対する入力論理信号が
ともに“１”またはともに“０”の場合には、その全加
算器からの制御信号ＰＧｍ＋ｊが“０”となる。この状
態においては、ゲート回路ＴＧ７がオン状態となりかつ
ゲート回路ＴＧ８がオフ状態となり、最上位ビットの全
加算器５〇−ｎからの桁上げ信号ＣＯｍ＋ｎが選択され
て出力ノード４から次段へのブロックに対する桁上げ信
号ＣＯとして出力される。

このように、桁上げ信号がすべての全加算器を伝播する
か否かを桁上げ選択制御信号発生回路３０で判断するこ
とにより、すべての全加算器５０−１〜５０−ｎの出力
状態が確定するのを待たずに、次段へ桁上げ信号を伝達
することができ、高速で多ビット論理信号の全加算を実
行することができる。

第２４図は東２２図に示すＮビット全加算回路の初段ブ
ロック３１とそれに関連する桁上げ先見回路４１の構成
を示す。この第２４図に示す回路構成は、第２３図に示
す回路構成と同様であり、ただ最下位ビットの全加算器
５１−１へ与えられる桁上げ信号ＣＩが接地電位レベル
の“０”に設定されている点が異なっているだけであり
、その動作は第２３図に示す回路と同一である。このた
め、第２４図については、この構成および動作について
は詳細には示さない。すなわち、この第２４図に示す初
段のブロックにおいては、桁上げ選択制御信号発生回路
３０からの選択制御信号ＳＥＬが“１”となった場合、
常に“０”の桁上げ信号ｃｏが２段目のブロックへ伝達
される点が、第２３図に示す回路構成と動作が異なって
いるだけである。

［発明が解決しようとする課題］ ｐチャネルＭＯＳ）ランジスタとｎチャネルＭＯＳトラ
ンジスタとの並列体からなる伝送ゲートは、オン状態に
おいては信号損失を伴うことな（入力ノードヘ与えられ
た入力信号を出力ノードへ伝達し、またオフ状態におい
ては、入力ノードと出力ノードとを確実に遮断する特性
を備えている。

一般に、ある回路の出力が変化するということは、その
回路の出力に付随する負荷容量を充電または放電するこ
とと等価である。したがって、この回路の出力変化を高
速で生じさせるためには、この出力負荷容量を高速で充
放電する必要がある。

一般に、ＭＯＳトランジスタを用いた論理回路の高速化
のためには、ＭｏＳトランジスタの電流駆動能力を増大
することおよびＭＯＳトランジスタの負荷容量を低減す
ることが重要であることが知られている。

ＭＯＳトランジスタは、第２５Ａ図に示すように、半導
体基板１００表面に形成された高濃度不純物領域１０１
および１０２と、この半導体基板１００表面上に形成さ
れた導電層１０３を含む。

この導電層１０３は、ゲート電極と呼ばれ、高濃度不純
物領域１０１および１０２はソースおよびドレイン領域
とそれぞれよばれる。通常のＭＯＳトランジスタにおい
ては、いずれの高濃度不純物領域がソース領域となるか
はその用途によって決定される。したがって、以下の説
明においては、単に出力ノードに接続される高濃度不純
物領域１０１をドレイン領域と称し、入力ノードに接続
される高濃度不純物領域１０２をソース領域と称す。

ゲート電極１０３は、このソースおよびドレイン領域１
０１および１０２間のチャネル領域上にゲート絶縁膜１
０４を介して形成される。すなわち、ゲート電極１０３
とドレイン領域１０１およびゲート電極１０３とソース
領域１０２とはゲート絶縁膜１０４を介して電気的に絶
縁されている。

また、明確には示さないが、この半導体基板１００の表
面上には、層間絶縁膜が形成されている。

このようなＭＯＳトランジスタの構成においては、この
ゲート絶縁膜および層間絶縁膜により、ゲート電極１０
３とドレイン領域１０１との間に寄生容量Ｃ１が生じ、
またドレイン領域１０１と半導体基板１００との間に接
合容量Ｃ２が生じる。

第２５Ｂ図に、この第２５Ａ図に示すＭＯＳトランジス
タの上面図を示す。この第２５Ｂ図に示す配置において
、斜線で示す領域がチャネル領域である。通常、このゲ
ート電極１０３に対して自己整合的にソース領域１０２
およびドルイン領域１０１が形成される。この第２５Ｂ
図に示す配置においては、ゲート電極１０３のゲート幅
Ｗは、ドレイン領域１０１およびソース領域１０２の幅
をも決定している。すなわち、このゲート幅を調整する
ことによりトランジスタのサイズ（大きさ）が決定され
る。このＭＯＳ）ランジスタの等価回路を第２５Ｃ図に
示す。

第２５Ｃ図に示すようにＭＯＳトランジスタのドレイン
領域には寄生容量Ｃ１およびＣ２が付随している。した
がって、このＭＯＳ）ランジスタの出力ノードを充放電
するためには、この信号線（出力ノードまでの信号線）
のみならず、この寄生容量Ｃ１およびＣ２をも充放電す
る必要がある。

ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトラ
ンジスタとの並列体からなる伝送ゲートの場合、その出
力ノードには、ｐチャネルＭＯＳトランジスタに付随す
る寄生容量とｎチャネルＭＯＳトランジスタに付随する
寄生容量両者が存在し、この寄生容量をともに充放電す
る必要がある。

なお、ここで第２５Ａ図においては、ｎチャネルＭＯＳ
トランジスタの断面構造を示しているが、この第２５Ａ
図において、各領域の導電型を逆にすれば、ｐチャネル
ＭＯ８）ランジスタの断面構造が得られる。

第１８図に示すような選択回路の構成の場合、ゲート回
路ＴＧＩおよびＴＧ２はそれぞれ、その出力ノード２に
接続される部分の寄生容量が大きい。したがって、たと
えばゲート回路ＴＧＩがオン状態となった場合、このゲ
ート回路ＴＧ１を介して伝達される入力論理信号Ａは、
出力ノード２を充放電するのみならず、ゲート回路ＴＧ
２の出力部に付随する寄生容量をも充放電する必要があ
る。このため、高速で出力ノード２の信号電位を確定す
ることができず、信号伝搬における遅延が大きくなると
いう問題が生じる。

特に、たとえば、入力論理信号ＡおよびＢのうちいずれ
か一方を常に速く出力する必要がある場合（たとえば桁
上げ信号の場合）、いずれか一方の論理信号の論理値が
固定されている場合かならびに、いずれか一方の論理信
号を特に速く伝達する必要がない場合などにおいては、
非選択ゲート回路の出力ノード側の負荷容量が信号伝搬
に対する遅延を増大させる原因となる。

したがって、第１の発明の目的は、高速で信号を伝達す
ることのできる、選択機能を備える半導体集積回路を提
供することである。

また従来の全加算回路は第１９図および第２１図に示す
構成を備えている。この第１９図に示す全加算回路の構
成においても、その出力ノードにはゲート回路ＴＧ１１
〜ＴＧ１４が設けられており、その各ゲート回路ＴＧＩ
Ｉ〜ＴＧ１４の出力部には大きな負荷容量が存在する。

一般に、多ビット２進数ＡおよびＢの並列加算を行なう
場合、各位のビットＡｉ、Ｂｉを同時に全加算器へ与え
、下位のビットからの桁上げを受け、この桁上げがビッ
トＡｉおよびＢｉの加算結果に加算される。この全加算
器からの桁上げ信号は次段の全加算器へ伝達される。し
たがって、多ビット２進数の並列加算において、この各
位のビットは同時に全加算器へ並列に与えられるものの
、桁上げ信号がこの全加算器を直列に転送される構成と
なる。

したがって、上位のビットに対する加算は、下位のビッ
ト対の加算が終了するまで待つ必要がある。この桁上げ
信号の伝搬経路は、最下位ビットから最上位ビットへま
で伝搬していく経路が最長であり、その場合にもっとも
伝搬時間が大きくなる。この最大伝搬時間がこの全加算
回路の計算時間を決定する。

したがって、この桁上げ信号の伝搬時間はできるだけ短
くする必要かある。第１９図に示す構成においては、入
力ノードＩＣへ伝達された前段からの桁上げ信号Ｃはイ
ンバータ回路１３およびゲート回路ＴＧ１４を介して出
力ノード４ｂ’へ伝達される。この出力ノード４ｂ’上
の桁上げ信号ＣＯＢがインバータ回路１５ｂを介し次段
の全加算器の桁上げ信号入力ノード１ｃへ伝達される。

この出力ノード４ｂ’　へ信号を伝達する経路がもう１
つ存在する。この経路は、入力ノード１ａに与えられた
論理信号Ａをインバータ回路１４およびゲート回路ＴＧ
１３を介して伝達する経路である。

この第１９図に示す構成において全加算回路の計算時間
を短くするためには、桁上げ信号Ｃが伝達される経路に
おける遅延時間を論理信号Ａを伝達する経路におけるそ
れよりも小さくする必要がある。

しかしながら、ゲート回路ＴＧ１４がオン状態となり、
前段からの桁上げ信号Ｃが出力ノード４ｂ′へ伝達され
る場合においては、オフ状態となっているゲート回路Ｔ
Ｇ１３の出力部に存在する負荷容量がこの入力桁上げ信
号Ｃの伝達を遅らせる原因となる。

また、上述の桁上げ信号の伝搬経路の最小経路以外にお
いても、桁上げ信号が伝搬する経路が存在する。一般に
、桁上げ信号の連鎖（桁上げ信号が直列に伝達される経
路）の開始が上位のビット・　において発生する場合程
、その桁上げ信号が連鎖を伝搬するのに要する時間は短
くなる。したがって、その連鎖を桁上げ信号が伝搬する
のに要する時間が、最長桁上げ信号伝搬経路（すべての
全加算器を伝搬する経路）を伝搬するのに要する時間以
下であれば、その連鎖を桁上げ信号が伝搬するのに要す
る時間が長くなったとしても、加算回路全体としての速
度性能を劣化させることにはならない。

しかしながら、すべての全加算器において、ゲート回路
ＴＧ１３のトランジスタサイズが同じである場合には、
各全加算器の出力ノードに付随する寄生容量は同一とな
る。したがってこの場合、同一の遅延時間が各全加算器
において累積されることになり、ゲート回路ＴＧ１３の
出力ノード４ｂ′に付随する寄生容量が、ゲート回路Ｐ
Ｇ１４を伝達する下位ビットからの桁上げ信号の遅延時
間をより大きくする原因となる。

したがって、第２の発明の目的は、桁上げ信号を高速で
伝達することのできる、全加算回路を備えた半導体集積
回路を提供することである。

さらに、一般に、第２１図に示すような多ビット２進数
の並列加算を行なう構成の場合、最下位ビットの加算を
行なう全加算器Ｆ１においては、桁上げ信号ＣＩは固定
のたとえば“０”に設定される。このように桁上げ信号
の論理値が固定されている場合、第１９図に示す構成に
おいてこの桁上げ信号ＣＩを出力ノード４ｂ’へ伝達す
るよりも、入力論理信号Ａを出力ノード４ｂ’に伝達さ
せる方が遅延時間が太き（なる。

すなわち、第１９図において、論理信号Ｃの論埋植が固
定されている場合、ゲート回路ＴＧ１４の入力部までの
電位レベルは一定である。一方、論理信号Ａはその論理
値が入力被加算数に応じて変化するため、入力ノード１
ａからゲート回路ＴＧ１３までこの論理信号Ａが伝搬す
るのに要する時間だけ、この論理信号Ｃが出力ノード４
ｂ’へ伝達される場合よりも、この論理信号Ａの出力ノ
ード４ｂ’への伝達に要する時間が長くなる。

しかしながらゲート回路ＴＧ１３がオン状態となり、イ
ンバータ回路１４から与えられる論理信号ＡＢが出力ノ
ード４ｂ’へ伝達される場合、このオフ状態にあるゲー
ト回路ＴＧ１４の出力部に付随する寄生容量がこの論理
信号ＡＢの伝搬をさらにおくらせる原因となる。この場
合、入力論理信号Ａが次段の全加算器への桁上げ信号と
して伝達される場合には、その伝搬時間が長くなり、桁
上げ信号を高速で伝達することができなくなる。

したがって、第３の発明の目的は、論理値が固定された
第１の論理信号とその論理値が変化する第２の論理信号
のいずれか一方を選択的に通過させる場合に、この第２
の論理信号を高速で伝達することのできる半導体集積回
路を提供することである。

第３の発明の他の目的は、入力論理信号を次段へ高速で
桁上げ信号として伝達することのできる、全加算機能を
備えた半導体集積回路を提供することである。

また、桁上げ先見機能を有したＮビット２進加算回路は
、東２２図および第２３図に示す構成を備えている。こ
のＮビット２進加算回路の構成においては、桁上げ信号
が伝搬されるのに要する伝搬時間がもっとも長くなるの
は、前段からの桁上げ信号が桁上げ先見回路により選択
されて次段への桁上げ信号となることが繰り返される経
路である。桁上げ先見回路は、前段からの桁上げ先見回
路からの桁上げ信号を通過させるためのゲート回路ＴＧ
８と、対応の加算ブロック３２からの桁上げ信号（第２
３図においてＣＯｍ＋ｎ）を通過させるためのゲート回
路ＴＧ７を含んでいる。

したがって、この桁上げ先見回路が前段の桁上げ先見回
路からの桁上げ信号を通過させる場合、ゲート回路ＴＧ
７の出力に付随する寄生容量がこの桁上げ信号の伝搬を
遅延させる原因となる。

また、この桁上げ信号伝搬経路が、対応の加算ブロック
からの桁上げ信号を選択して次段の桁上げ先見回路へ伝
達する経路を含む場合、すなわち第２２図に示す全加算
回路の構成において、中間のブロックから出力された桁
上げ信号が桁上げ先見回路の連鎖を通して伝達される場
合、この桁上げ信号の連鎖が開始するブロックが上位段
であるほどその連鎖を桁上げ信号が伝搬するに要する時
間は短くなる。

この桁上げ信号が桁上げ先見回路の連鎖を伝搬するのに
要する時間は、桁上げ信号がすべての桁上げ先見回路を
通過するのに要する伝搬時間（最長伝搬時間）以下であ
れば、その連鎖を桁上げ信号が伝搬するのに要する時間
は、全加算回路の速度性能を劣化させることにはならな
い。したがって、上位の段はど、桁上げ先見回路におけ
るゲート回路ＴＧ７を通過するのに要する時間は長くて
もよい。しかしながら、すべての桁上げ先見回路におい
て、ゲート回路ＴＧ７のトランジスタサイズが同一であ
ると、各桁上げ先見回路におけるゲート回路ＴＧ７の出
力部の寄生容量は同じ値となる。この場合、ゲート回路
ＴＧ８が、前段の桁上げ先見回路の桁上げ信号を選択し
て伝達する場合、このゲート回路ＴＧ７の出力に付随す
る寄生容量に起因する遅延時間が累積され、桁上げ信号
が桁上げ先見回路を伝搬するのに要する時間を累積的に
大きくする原因となる。

したがって、第４の発明の目的は、前段からの桁上げ信
号を高速で伝達することのできる、桁上げ先見回路を有
する全加算機能を備えた半導体集積回路を提供すること
である。

次に第２４図に示すように最下位ビットの全加算器へ与
えられる桁上げ信号の論理値が固定されているかまたは
予め決定されている場合を考える。

この初段から発生される桁上げ信号の伝搬時間が最も長
くなる経路は、この初段の最下位ビットの全加算器５１
−１において第１および第２の入力信号Ａ１およびＢ１
の加算により桁上げが発生し、この最下位ビット以外の
上位のビットすべてのビットにおいて、下位の全加算器
からの桁上げ信号により各ビットの桁上げ信号の出力状
態が決定される場合である。すなわち初段の桁上げ先見
回路４１からの桁上げ信号が、対応の初段の加算ブロッ
ク３１の最上位ビットの全加算器５１−ｎからの桁上げ
信号ＣＯｍにより与えられる場合である。

Ｎビット２進加算回路において桁上げ信号がこの初段の
桁上げ先見回路から順次各段の桁上げ先見回路を通過し
ていく場合に、その伝搬時間瞬くもっとも大きくなる。

したがって、この桁上げ信号を高速に伝播することによ
りＮビット２進加算回路を高速に動作させることができ
る。

しかしながら、ゲート回路ＴＧ８の出力には、負荷容量
が付随しており、ゲート回路ＴＧ７は高速でこの最上位
ビットからの桁上げ信号ＣＯｍを次段の桁上げ先見回路
へ伝達することができず、桁上げ信号伝搬時間が長くな
る問題が発生する。

したがって、第５の発明の目的は、初段の桁上げ信号を
高速で発生することのできる桁上げ先見機能を有する全
加算回路を備える半導体集積回路を提供することである
。

［課題を解決するための手段］ 第１の発明に従う半導体集積回路は、複数の入力信号か
ら１つの入力信号を選択信号に応答して選択して出力ノ
ードへ伝達する選択回路を含む。

この選択回路は、第１の入力ノードに接続されて、この
第１の入力ノードヘ与えられた第１の入力信号を上記選
択信号に応答して上記出力ノードへ伝達する第１のゲー
ト手段と、第２の入力ノードに接続され、この第２のノ
ードへ与えられた第２の入力信号を上記選択信号に応答
して上記出力ノードへ伝達する第２のゲート手段を含む
。

この第２のゲート手段の上記出力ノードから見たインピ
ーダンスは上記第１のゲート手段の出力ノードから見た
インピーダンスよりも小さくされている。

第２の発明に従う半導体集積回路は、第１の入力ノード
、第２の入力ノードおよび第３の入力ノードへそれぞれ
与えられる第１の論理信号、第２の論理信号および第３
の論理信号を加算し、該加算結果を出力する全加算回路
を含む。この全加算回路は、加算結果の第１桁目および
第２桁目の論理値にそれぞれ関連する第４の論理信号お
よび第５の論理信号がそれぞれ伝達される第１の出力ノ
ードおよび第２の出力ノードを含む。

この全加算回路はさらに、第１および第２の論理信号の
一致／不一致を検出し、該検出結果を示す制御信号を発
生する制御信号発生手段と、上記第１の出力ノードに接
続され、上記制御信号に応答して上記第３の論理信号の
反転信号を上記第１の出力ノードへ伝達するための第１
のゲート手段と、上記第１の出力ノードに接続され、上
記制御信号に応答して、上記第３の論理信号を上記第１
の出力ノードへ伝達するための第２のゲート手段を含む
。この第１のゲート手段と第２のゲート手段は互いに相
補的にオン状態となる。

この全加算回路は、さらに、上記第２の出力ノードに接
続され、上記制御信号に応答して、上記第１の論理信号
に対応する論理信号を上記第２の出力ノードへ伝達する
ための第３のゲート手段と、上記第２の出力ノードに接
続され、上記第３の論理信号に対応する論理信号を上記
制御信号に応答して上記第２の出力ノードへ伝達するた
めの第４のゲート手段を含む。この第３のゲート手段と
第４のゲート手段とは互いに相補的にオン状態となり、
かつ第２のゲート手段と第４のゲート手段は実質的に同
時にオン状態となる。さらに、この第３のゲート手段の
上記第２の出力ノードから見たインピーダンスは、上記
第４のゲート手段の上記第２の出力ノードから見たイン
ピーダンスよりも小さくされている。

第３の発明に従う半導体集積回路は、第１の入力ノード
、第２の入力ノードおよび第３の入力ノードへそれぞれ
与えられる第１の論理信号、第２の論理信号および第３
の論理信号を加算し、該加算結果を示す信号を出力する
全加算回路を含む。

この全加算回路は加算結果の第１桁目および第２桁目の
論理値にそれぞれ関連する第４の論理信号および第５の
論理信号が伝達される第１の出力ノードおよび第２の出
力ノードを含む。

この全加算回路はさらに、上記第１および第２の論理信
号の論理値の一致／不一致を検出し、該検出結果を示す
＃御信号を発生する制御信号発生手段と、上記第１の出
力ノードに接続され、上記制御信号に応答して、上記第
３の論理信号の反転信号を第１の出力ノードへ伝達する
ための第１のゲート手段と、上記第１の出力ノードに接
続され、上記制御信号に応答して、上記第３の論理信号
を上記第１の出力ノードへ伝達するための第２のゲート
手段を含む。この第１のゲート手段と第２のゲート手段
とは互いに相補的にオン状態となる。

この全加算回路はさらに、上記第２の出力ノードに接続
され、上記制御信号に応答して、上記第１の論理信号に
対応する信号を上記第２の出力ノードへ伝達するための
第３のゲート手段と、上記第２の出力ノードへ接続され
、上記第３の論理信号に対応する論理信号を上記制御信
号に応答して上記第２の出力ノードへ伝達するための第
４のゲート手段を含む。この第２のゲート手段と上記第
４のゲート手段とは実質的に同時にオン状態となる。上
記第３のゲート手段と上記第４のゲート手段とは互いに
相補的にオン状態となる。さらにこの第４のゲート手段
の上記第２の出力ノードから見たインピーダンスは上記
第３のゲート手段の上記第２の出力ノードから見たイン
ピーダンスよりも小さくされている。

第４の発明に従う半導体集積回路は多ビット２進数を加
算するための全加算回路を備える。この全加算回路は複
数の全加算器を含む。この複数の全加算器の各々は、上
記多ビット２進数のうちの対応のビット値を示す第１お
よび第２の論理信号をそれぞれ受ける第１および第２の
入力ノードと、下位ビットの全加算器からの桁上げ信号
を受ける第３の入力ノードと、上記第１、第２および第
３の入力ノードへそれぞれ与えられた信号の加算結果に
より得られる桁上げ信号を出力する第１の出力ノードと
、この第１の出力ノードへ上記第３の入力ノードへ印加
された桁上げ信号が伝達されるか否かを示す桁上げ伝搬
指示信号を出力する第２の出力ノードを含む。この全加
算器の数は上記多ビット２進数のビット数以下である。

この全加算回路はさらに、上記複数の全加算器すべてか
らの上記桁上げ伝搬指示信号に応答して選択制御信号を
発生する制御信号発生手段と、上記複数の全加算器のう
ちの最下位ビットの全加算器の上記第３の入力ノードヘ
与えられた桁上げ信号を上記選択制御信号に応答して第
３の出力ノードへ伝達する第１のゲート手段と、上記複
数の全加算器のうちの最上位ビットの全加算器の上記第
１の出力ノードからの桁上げ信号を上記選択制御信号に
応答して上記第３の出力ノードへ伝達する第２のゲート
手段を含む。

この第１のゲート手段と第２のゲート手段とは互いに相
補的にオン状態となる。また、この上記第２のゲート手
段の上記第３の出力ノードから見たインピーダンスは上
記第１のゲート手段の上記第３の出力ノードから見たイ
ンピーダンスよりも小さくされている。

第５の発明に従う半導体集積回路は、多ビット２進数を
加算するための全加算回路を含む。この全加算回路は複
数の全加算器を備える。この複数の全加算器の各々は、
上記多ビット２進数のうちの対応のビット値を示す第１
および第２の論理信号を受ける第１および第２の入力ノ
ードと、下位ビットの全加算器からの桁上げ信号を受け
る第３の入力ノードと、上記第１、第２および第３の入
力ノードヘ与えられた信号を加算し、該加算結果から得
られる桁上げ信号を出力する第１の出力ノードと、上記
第１の出力ノードへ上記第３の入力ノードへ印加された
桁上げ信号が伝搬されるか否かを示す桁上げ伝搬指示信
号を出力する第２の出力ノードを含む。

この全加算回路はさらに、上記複数の全加算回路すべて
からの上記桁上げ伝搬指示信号に応答して選択制御信号
を発生する制御信号発生手段と、この上記複数の全加算
器のうちの最下位ビットの全加算器の上記第３の入力ノ
ードヘ与えられる桁上げ信号を上記選択制御信号に応答
して第３の出カノードヘ伝達する第１のゲート手段と、
上記複数の全加算器のうちの最上位ビットの全加算器か
らの上記第１の出力ノードからの桁上げ信号を上記選択
制御信号に応答して上記第３の出力ノードへ伝達する第
２のゲート手段を含む。

上記第１のゲート手段と第２のゲート手段とは互いに相
補的にオン状態となる。かつ、上記第１のゲート手段の
上記第３の出力ノードから見たインピーダンスは上記第
２のゲート手段の上記第３の出力ノードから見たインピ
ーダンスよりも小さくされている。

［作用コ 第１の発明においては出力ノードへ共通に接続される第
１のゲート手段と第２のゲート手段のうち、第２のゲー
ト手段のその出力側から見たインピーダンスが第１のゲ
ート手段の第２の出力側か、　ら見たインピーダンスよ
りも小さくされている。

したがって、第１のゲート手段の出力負荷容量が、第１
のゲート手段のそれよりも低減され、これにより第１の
ゲート手段へ与えられた第１の入力信号が第２の入力信
号よりも速く出力ノードへ伝達される。

第２の発明によれば、第２の出力ノードに接続された第
３のゲート手段と第４のゲート手段は、それぞれその策
２の出力ノードから見たインピーダンスが異なっている
。第３のゲート手段の第２の出力ノードから見たインピ
ーダンスは第４のゲート手段から見たインピーダンスよ
りも低減されている。これにより、第４のゲート手段の
出力負荷インピーダンスは第３のゲート手段のそれより
も小さくされており、第４のゲート手段は与えられた上
記第３の論理信号に対応する信号を高速で第２の出力ノ
ードへ伝達することができる。

第３の発明によれば、第２の出力ノードに接続された第
４のゲート手段の第２の出力ノードから見たインピーダ
ンスは上記第３のゲート手段の上記第２の出力ノードか
ら見たインピーダンスよりも小さくされている。したが
って、第３のゲート手段は与えられた第１の論理信号を
高速で第２の出力ノードへ伝達することができる。

第４の発明によれば、複数の全加算器を含む全加算回路
において最下位ビットの全加算器へ与えられる桁上げ信
号は第１のゲート手段へ与えられる。最上位ビットの全
加算器から出力される桁上げ信号は第２のゲート手段へ
与えられる。この第１のゲート手段および第２のゲート
手段はともに共通に第３の出力ノードへ接続される。第
２のゲート手段の上記第３の出力ノードから見たインピ
ーダンスは上記第１のゲート手段のそれよりも小さくさ
れている。したがって、第１のゲート手段の出力負荷は
第２のゲート手段のそれよりも小さくされる。これによ
り、第１のゲート手段はこの複数の全加算器のうちの最
下位ビットの全加算器へ与えられた桁上げ信号を高速で
第３の出力ノードへ伝達することができる。

第５の発明においては、複数の全加算器のうちの最下位
ビットの全加算器の第３の入力へ与えられた桁上げ信号
が第１のゲート手段へ与えられる。

複数の全加算器のうちの最上位ビットの全加算器からの
桁上げ信号が第２のゲート手段へ与えられる。第１のゲ
ート手段および第２のゲート手段は第３の出力ノードへ
出力される。この第１のゲート手段の上記第３の出力ノ
ードから見たインピーダンスは上記第２のゲート手段の
出力ノードから見たインピーダンスよりも小さくされて
いる。したがって第２のゲート手段の出力負荷は第１の
ゲート手段のそれよりも小さくなり、高速で複数の全加
算器のうちの最上位ビットの全加算器から与えられた桁
上げ信号を第３の出力ノードへ伝達することができる。

以上のようにこの発明によれば高速に伝達されるべき信
号を受けるゲート手段の出力負荷が他方のゲート手段の
それよりも小さくされており、高速に伝達されるべき信
号が高速で出力ノードヘ伝達される。

［発明の実施例］ 第１図はこの発明の第１の観点に従う実施例の半導体集
積回路の構成を示す図であり、第１８図に示す選択回路
の改良を示す図である。第１図において、選択回路は、
入力ノード１ａに与えられる論理信号Ａを制御信号ＳＥ
Ｌおよび５ＥＬＢに応答して通過させるゲート回路ＴＧ
Ｉと、入力ノード１ｂに与えられた論理信号Ｂを制御信
号ＳＥＬに応答して通過させるゲート回路ＴＧ２’　　
とを含む。このゲート回路ＴＧ１およびＴＧ２’の出力
論理信号は出力ノード２へ伝達される。

ゲート回路ＴＧＩは、ｐチャネルＭｏＳトランジスタＱ
１とｎチャネルＭＯＳトランジスタロ２との並列体によ
り構成される。制御信号ＳＥＬがｐチャネルＭＯＳトラ
ンジスタロ１のゲートへ与えられ、相補制御信号５ＥＬ
ＢがｎチャネルＭＯＳトランジスタロ２のゲートへ与え
られる。

ゲート回路ＴＧ２’は、制御信号ＳＥＬをゲートに受け
るｎチャネルＭｏＳトランジスタロ２のみを含む。次に
動作について説明する。

制御信号ＳＥＬが“０”となると、相補制御信号５ＥＬ
Ｂは“１”となる。この場合、ゲート回路ＴＧＩがオン
状態、ゲート回路ＴＧ２’がオフ状態となる。したがっ
て、入力ノード１ａに与えられた論理信号が出力ノード
２へ伝達され、出力論理信号Ｚとなる。

制御信号ＳＥＬが“１”であり、相補制御信号５ＥＬＢ
が“０”の場合、ゲート回路ＴＧＩがオフ状態、ゲート
回路ＴＧ２’がオン状態となる。

したがって、入力ノード１ｂに与えられた論理信号Ｂが
出力ノード２へ伝達され、出力論理信号Ｚとなる。

この第１図に示す選択回路の構成の場合、ゲート回路Ｔ
Ｇ２’　はただ１個のＭＯＳトランジスタを含むだけで
あり、ゲート回路ＴＧ１に比べて、その出力部に付随す
る寄生容量が小さい。したがって、ゲート回路ＴＧ１の
オン状態においては、その出力負荷容量（インピーダン
ス）はゲート回路ＴＧ２’がオン状態のときに比べて小
さくなり、入力論理信号Ａを高速で出力ノード２へ伝達
することができる。

第２図はこの発明の第１の観点に従う半導体集積回路の
他の構成を示す図である。第２図に示す選択回路の構成
においては、入力論理信号Ａ１〜Ａｍと、入力論理信号
Ａｍ＋１〜Ａｎとの２つのグループに入力論理信号がグ
ループ分けされる。

この第２図に示す選択回路は、出力ノード２に対し並列
に設けられた、複数のゲート回路ＴＧ１〜ＴＧｍおよび
ＴＧｍ＋１〜ＴＧｎを含む。ゲート回路ＴＧＩ〜ＴＧｍ
の各々は、ｐチャネルＭＯＳトランジスタロ１とｎチャ
ネルＭＯＳトランジスタＱ２の並列体を含む。ゲート回
路ＴＧｋ　（ｋ＝１〜ｍ）はそのｐチャネルＭＯ３）ラ
ンジスタＱ１のゲートに相補制御信号５ＥＬＢｋを受け
、そのｎチャネルＭｏＳトランジスタロ２のゲートに制
御信号５ＥＬｋを受ける。ゲート回路ＴＧ１〜ＴＧｍの
各々は、入力ノード１ａ〜１ｍへ与えられる論理信号Ａ
１〜Ａｍを制御信号５ＥＬＬ〜ＳＥＬｍに応答して出力
ノード２へ伝達する。

ゲート回路ＴＧｍ＋１〜ＴＧｎの各々は、１個のｎチャ
ネルＭＯＳトランジスタロ２を含む。これらのゲート回
路ＴＧｍ＋１〜ＴＧｎのｎチャネルＭＯ８）ランジスタ
Ｑ２は、対応の制御信号ＳＥＬｍ＋１〜５ＥＬｎに応答
してオン状態となる。

ゲート回路ＴＧｍ＋１〜ＴＧｎの各々は、入力ノード１
ｍ＋１〜１ｎへそれぞれ与えられる入力論理信号Ａｍ＋
１〜Ａｎを制御信号ＳＥＬｍ＋１〜５ＥＬｎに応答して
出力ノード２へ伝達する。次に動作について簡単に説明
する。

制御信号５ＥＬｋが“１”でありかつ残りの制御信号５
ＥＬＩ〜５ＥＬｋ−１および制御信号５ＥＬｋ＋１〜５
ＥＬｎが“０”の場合、ゲート回路ＴＧｋのみがオン状
態となる。したがってこの場合、入力ノード１ｋに与え
られた論理信号Ａｋが出力ノード２へ伝達される。

この第２図に示す選択回路の構成においては、ｎ個の論
理信号Ａ１〜Ａｍのうち、１つの論理信号Ａｋが制御信
号５ＥＬｋに従って選択される。

この第２図に示す選択回路の構成においても、ゲート回
路ＴＧｍ＋１〜ＴＧｎの出力部の寄生容量は、ゲート回
路ＴＧＩ〜ＴＧｎのそれよりも小さい。したがって、論
理信号Ａ１〜Ａｍは、論理信号Ａｍ＋１〜Ａｎよりも速
く伝達される。

この第２図に示すように、速く伝達させるべき論理信号
と、その論理値が一定またそれほど速く伝達することが
要求されない論理信号とにグループ分けし、この速く伝
達されるべき論理信号に対してのみｎチャネルＭＯ８）
ランジスタとｎチャネルＭＯＳトランジスタの並列体か
らなるゲート回路を用い、残りの論理信号に対しては１
個のＭＯＳトランジスタからなるゲート回路を用いる構
成とすれば、速く伝達されるべき論理信号を高速で出力
ノード２へ伝達することができる。

第３図はこの発明の第２の観点に従う半導体集積回路の
一実施例を示す図であり、第１９図に示す従来の半導体
集積回路の改良を示す図である。

この第３図に示す構成と対応する部分には同一の参照番
号が付されている。第３図において、ブロック２０は、
第１９図に示す排他的ＯＲ回路および排他的ＮＯＲ回路
を含む。ブロック２０の出力ノード４ｃから制御信号Ｐ
Ｇが発生され、出力ノード４Ｃ′から制御信号ＰＣＢが
発生される。制御信号ＰＧは、論理信号Ａと論理信号Ｂ
の排他的論理和演算により得られる信号である。制御信
号ＰＣＢは、論理信号Ａおよび論理信号Ｂの排他的否定
論理和演算により得られる信号である。

この加算回路はさらに、ゲート回路ＴＧＩ　１’ＴＧ１
２’　、ＴＧ１３’　およびＴＧ１４を含む。

ゲート回路ＴＧＩＩ’　は、１個のｎチャネルＭＯＳト
ランジスタＱ２を含む。このゲート回路ＴＧ１１′　は
、入力ノードＩＣへ与えられた論理信号Ｃをインバータ
回路１３を介して受け、このインバータ回路１３の出力
信号ＣＢを制御信号ＰＣＢに応答して出力ノード４ａ’
へ伝達する。

ゲート回路ＴＧ１２’　は１個のｎチャネルＭＯＳトラ
ンジスタＱ２を含む。このゲート回路ＴＧ１２′は、入
力ノードＩＣへ与えられた論理信号Ｃを制御信号ＰＧに
応答して出力ノード４ａ’へ伝達する。出力ノード４ａ
’へ伝達された信号はインバータ回路１５ａを介して出
力ノード４ａへ伝達される。この出力ノード４ａの論理
信号Ｓは、論理信号Ａ、　　ＢおよびＣの加算結果（Ａ
＋Ｂ＋Ｃ）の第１桁目のビット値の反転値を示す。

ゲート回路ＴＧ１３’　は１個のｎチャネルＭＯＳトラ
ンジスタを含む。このゲート回路ＴＧ１３は、入力ノー
ド１ｂへ与えられた論理信号Ｂを制御信号ＰＣＢに応答
して出力ノード４ｂ’へ伝達する。

ゲート回路ＴＧ１４は、ｎチャネルＭｏＳトランジスタ
ロ２とｐチャネルＭＯ８）ランジスタＱ１の並列体を含
む。ｎチャネルＭＯ８）ランジスタＱ２はそのゲートに
制御信号ＰＧを受ける。ｐチャネルＭＯ８ｈランジスタ
Ｑ１はそのゲートに制御信号ＰＣＢを受ける。ゲート回
路ＴＧ１４は、この制御信号ＰＧＢおよびＰＧに応答し
て、入力ノード１ｃへ与えられた論理信号Ｃを出力ノー
ド４ｂ’へ伝達する。

出力ノード４ｂ’へ伝達された論理信号は、インバータ
回路１５ｂを介して出力ノード４ｂへ伝達される。この
出力ノード４ｂへ伝達された論理信号ＣＯＢは、加算結
果（Ａ＋Ｂ＋Ｃ）の第２桁目のビット値の反転値を与え
る。出力ノード４ａの論理信号Ｓは、この加算結果の第
１桁目のビット値の反転信号であり、最終的にはこの加
算結果はインバータを介して反転される。ここで、イン
バータ回路１５ａおよび１５ｂが設けられているのは、
以下の理由による。ｐチャネルＭＯ８）ランジスタとｎ
チャネルＭＯＳトランジスタからなるゲート回路は、一
般に、信号損失を伴うことなく伝達する特性を有してい
る。一方、１個のＭＯＳトランジスタからなるゲート回
路は、そのしきい値により、伝送信号損失が生じる。こ
の信号の伝送損失を補償するためにインバータ回路１５
ａおよび１５ｂが設けられる。第４図はこの第３図に示
す加算回路の動作を一覧にして示す図である。

次に動作について簡単に説明する。

この第３図に示す加算回路は論理信号Ａおよび論理信号
Ｂと桁上げ信号Ｃとの加算を行なう。出力ノード４ａか
らは、これらの論理信号Ａ、Ｂおよび桁上げ信号Ｃの加
算結果の第１桁目すなわち和を示す論理信号の反転信号
Ｓが得られる。出力ノード４ｂには、これらの論理信号
Ａ、　ＢおよびＣの加算結果により生じた桁上げ信号の
反転信号ＣＯＢが得られる。論理信号Ａおよび論理信号
Ｂの論理値がともに等しい場合、制御信号ＰＧが“Ｏ”
、制御信号ＰＧＢが“１”となる。これにより、ゲート
回路Ｔ６１１′およびゲート回路ＴＧ１３′がオン状態
となる。したがって、出力ノード４ａ′へは、インバー
タ回路１３を介して、入力ノードＩＣに与えられた桁上
げ信号Ｃが伝達される。また、出力ノード４ｂ’へは入
力ノード１ｂへ与えられた論理信号Ｂが伝達される。論
理信号Ａと論理信号Ｂの加算結果の第１桁目の論理値は
この場合、“０”である。したがって、論理信号Ａ、　
　ＢおよびＣの加算結果の第１桁目は、この桁上げ信号
Ｃの論理値に対応したものとなる。

一方、これらの加算（Ａ＋Ｂ＋Ｃ）により桁上げ信号が
生じるか否かは、論理信号Ｂの値により決定される。す
なわち論理信号Ｂが“０”の場合桁上げ信号は“０”で
あり、論理信号Ｂが“１”のとき、桁上げ信号は“１″
　となる。

論理信号Ａと論理信号Ｂの論理値が異なる場合には、制
御信号ＰＧが“１”、制御信号ＰＣＢが“０″となる。

この場合、ゲート回路ＴＧ１２’およびＴＧ１４がオン
状態となる。この状態においては、入力ノードＩＣへ伝
達された桁上げ信号Ｃが出力ノード４ａ’へ伝達される
。また、大力ノードＩＣへ与えられた桁上げ信号Ｃが出
力ノード４ｂ’へ伝達される。論理信号Ａと論理信号Ｂ
の値論理値が異なる場合、それらの加算結果は“１”で
ある。したがって、加算結果（Ａ　＋　Ｂ　＋Ｃ）の１
桁目の論理値は桁上げ信号Ｃにより決定される。また桁
上げ信号が、この加算により生じる（“１”となる）か
否かもまた同様に桁上げ信号Ｃにより決定される。

この第３図に示す加算回路の構成においては、入力ノー
ドＩＣへ与えられた桁上げ信号Ｃが高速で出力ノード４
ｂ’へ伝達され、桁上げ信号伝搬を高速で行なうことが
できる。

なお、第３図に示す加算回路の構成において論理信号Ａ
と論理信号Ｂを置き換えてもまったく同様の論理が得ら
れる。

第５図は第３図に示すブロック２０の具体的構成の一例
を示す図である。第５図に示すブロック２０は、第１９
図に示す従来の加算回路における排他的ＯＲ回路２０ａ
および排他的ＮＯＲ回路２０ｂをそれぞれゲート回路に
より実現する。第５図において、ブロック２０は、ゲー
ト回路ＴＧ５およびＴＧ６を含む。ゲート回路ＴＧ５お
よびＴＧ６はともに、ｎチャネルＭＯ８）ランジスタＱ
２とｐチャネルＭＯＳトランジスタロ１の並列体を含む
。これらのゲート回路ＴＧ５およびＴＧ６は入力ノード
１ｂへ与えられた論理信号Ｂによりそのオン・オフ状態
が決定される。すなわち、ゲート回路ＴＧ５は、そのｐ
チャネルＭＯＳトランジスタロ１がそのゲートに論理信
号Ｂを受け、そのｎチャネルＭＯＳトランジスタＱ２が
そのゲートにインバータ回路２２を介して論理信号Ｂを
受ける。

ゲート回路ＴＧ６は、そのｐチャネルＭＯＳトランジス
タロ１がインバータ回路２２を介して論理信号Ｂをその
ゲートに受け、ｎチャネルＭＯＳトランジスタＱ２がそ
のゲートに論理信号Ｂを受ける。ゲート回路ＴＧ５は、
入力ノード１ａへ与えられた論理信号Ａを通過させる。

ゲート回路ＴＧ６は、入力ノードｌａへ与えられた論理
信号をインバータ回路２１を介して受けて通過させる。

出力ノード４Ｃへはこのゲート回路ＴＧ５およびＴＧ６
のいずれかからの論理信号が伝達されて制御信号ＰＧと
なる。出力ノード４ｃ’へは、ゲート回路ＴＧ５および
ＴＧ６のいずれかからの論理信号がインバータ回路２３
を介して伝達されて制御信号ＰＧＢとなる。次に動作に
ついて説明する。

■　論理信号Ａが“１”、論理信号Ｂが“１”の場合：
この場合、ゲート回路ＴＧ６がオン状態となり、インバ
ータ回路２１を介して論理“０”の信号が伝達される。

したがって、制御信号ＰＧが“０”、制御信号ＰＣＢが
＠１”となる。

■１論理信号Ａが“０”、論理信号Ｂが“０”の場合：
この場合、ゲート回路ＴＧ５がオン状態となる。ゲート
回路ＴＧ５は論理“０”の信号Ａを通過させる。したが
って、制御信号ＰＧが“０＃、制御信号ＰＣＢが“１″
となる。

■　論理信号Ａが“１”、論理信号Ｂが“０”の場合：
この場合、ゲート回路ＴＧ５がオン状態となる。ゲート
回路ＴＧ５は論理“１”の信号を通過させる。したがっ
て、制御信号ＰＧが“１”、制御な号ＰＣＢが“０”と
なる。

■　論理信号Ａが“０°、論理信号Ｂが“１”の場合二
二の場合、ゲート回路ＴＧ６がオン状態となる。ゲート
回路ＴＧ６はこの場合、論理“１”の信号を通過させる
。したがって制御信号ＰＧが“１”、制御信号ＰＣＢが
“Ｏ”となる。

以上をまとめると、論理信号Ａと論理信号Ｂの論理値が
等しい場合には制御信号ＰＣＢが“ｌ”、制御信号ＰＧ
が“０”となり、この論理信号Ａと論理信号Ｂの論理値
が異なる場合制御信号ＰＧが“ｌ”となり、制御信号Ｐ
ＣＢが“Ｏ”となる。

この第５図に示す構成においては、論理信号Ａおよびそ
の否定信号が、論理信号Ｂおよびその否定信号によって
伝達が制御されている。しかしながら、この場合論理信
号Ａと論理信号Ｂとを入替えても同様の論理が得られる
。また、ゲート回路ＴＧ５およびＴＧ６は、ｎチャネル
ＭｏｓトランジスタＱ２とｐチャネルＭＯＳトランジス
タＱ１の並列体で構成しているが、このゲート回路ＴＧ
５およびＴＧ６は１個のｎチャネルＭＯＳトランジスタ
または１個のｐチャネルＭＯＳトランジスタのみで構成
してもよい。

第６図はこの発明の第２の観点に従う半導体集積回路の
構成を示す図であり、第３図に示す加算回路の変更例を
示す図である。第６図において、第３図に示す部分と対
応する部分には同一の参照符号を付し、その説明は省略
する。この第６図に示す加算回路の構成においてはゲー
ト回路ＴＧ１１′は、インバータ回路１６を介して論理
信号Ｃを受ける。ゲート回路ＴＧ１２’は、インバータ
回路１６および１３′を介して論理信号Ｃを受ける。ゲ
ート回路ＴＧ　１３’は、インバータ回路１４を介して
論理信号Ｂを受ける。ゲート回路ＴＧ１４はインバータ
回路１６を介して論理信号Ｃを受ける。この第６図に示
す構成の場合、出力ノード４ａへ与えられる論理信号Ｓ
の論理は第３図に示すものと同一である。しかしながら
、出力ノード４ｂへ伝達される論理信号の論理は第３図
に示すものと逆となる。したがって、この第６図に示す
構成の場合、出力ノード４ｂへ伝達される論理信号ＣＯ
は加算結果（Ａ＋Ｂ＋Ｃ）の第２桁目の論理信号すなわ
ち桁上げ信号の論理値を示す。

第７図は、この発明の第２の観点に従った半導体集積回
路のさらに他の実施例を示す図である。

この第７図に示す加算回路において、第３図に示す加算
回路と対応する部分には同一の参照番号を付す。この第
７図に示す回路構成においては、ゲート回路ＴＧ１３’
のみが１個のｎチャネルＭＯＳトランジスタロ２で構成
され、残りのゲート回路ＴＧ１１、ＴＧ１２およびＴＧ
１４はｎチャネルＭＯＳトランジスタロ２とｐチャネル
ＭＯＳトランジスタＱ１の並列体で構成される。この第
７図に示す回路構成においても、桁上げ信号Ｃが次段へ
の桁上げ信号ＣＯＢとして伝達される経路において、ゲ
ート回路ＴＧ１３’が１個のｎチャネルＭＯＳトランジ
スタのみで構成されているため、ゲート回路ＴＧ１４は
その出力ノード４ｂ’へ高速で桁上げ信号Ｃを伝達する
ことが、でき、桁上げ信号伝搬連鎖における桁上げ信号
伝搬遅延を低減することができる。

なおこの第３図、第６図および第７図に示す加算回路の
構成において、論理信号Ａと論理信号Ｂを入替えても同
一の論理動作が得られる。また、ゲート回路ＴＧ１１〜
ＴＧ１４およびＴＧ１１′〜ＴＧ１４’のそれぞれにお
いてＭｏ３）ランジスタの導電型を逆にしてもそこへ与
えられる制御信号ＰＧおよびＰＧＢを入替えれば同一の
論理動作が実現される。

上述の半導体集積回路（全加算回路）を用いてたとえば
８ビットの全加算回路を構成した場合を考える。この場
合、ゲート回路ＴＧ１３’のトランジスタサイズがすべ
て同一であれば、下位ビットから出力される桁上げ信号
の伝搬遅延が累積されて大きくなる。そこで、第８図に
示すように、この多ビット全加算回路においては、下位
ビットの全加算器に含まれるゲート回路ＴＧ１３’のト
ランジスタサイズを小さくし、上位ビットに対応する全
加算器のゲート回路ＴＧ１３’のトランジスタサイズを
小さくする。ここで第８図は８ビット並列加算回路の構
成を示し、全加算器工ないし全加算器８としては、第３
図、第６図または第７図に示す全加算器が用いられる。

全加算器１は最下位ビットに対応して設けられる全加算
器であり、全加算器８は第８ビット（最上位ビット）に
対して設けられる全加算器である。

全加算器１のゲート回路ＴＧ１３’に含まれるｎチャネ
ルＭＯ５）ランジスタＱ２のゲート幅が８Ｗであり、上
位ビットの全加算器のゲート回路ＴＧ１３′に含まれる
ｎチャネルＭＯＳトランジスタのゲート幅が順次小さく
される。ここで、単位ゲート幅Ｗは第２５Ｂ図に示すゲ
ート幅に対応している。このゲート幅が小さくなる程そ
のＭＯＳトランジスタのサイズが小さくなる。これによ
り、そのＭＯＳトランジスタの出力部の寄生容量値が小
さくなる。すなわち、ゲート電極とドレイン領域との向
かい合う面積によりそのゲート−ドレイン間容量が決定
され、またドレイン領域と基板間との間の寄生容量もド
レイン領域の面積で決定されるため、このゲート幅が小
さくなれば、これらの容量値も当然小さくなり、寄生容
量も小さくなる。

第９図は、第８図に示すゲート幅分布の変更例を示す図
である。この！９図に示すゲート幅分布は、第１ビット
ないし第４ビットに対して設けられる全加算器１ない璧
全加算器４に含まれるゲート回路ＴＧ　１３’のトラン
ジスタＱ２のゲート幅が８Ｗに設定され、第５ビットな
いし第８ビットに対応して設けられる全加算器５ないし
全加算器８のゲート回路ＴＧ１３’のトランジスタＱ２
のゲート幅が４Ｗに設定される。このように、多ビット
並列加算器回路の構成において、下位ビットのゲート回
路ＴＧ１３’に含まれるトランジスタＱ２のゲート幅を
その上位ビットの全加算器のゲート回路ＴＧ１３’のト
ランジスタＱ２のゲート幅よりも大きくすることにより
、上位ビットはど、下位ビットからの桁上げ信号Ｃを高
速で伝達することができ、応じて下位ビットからの桁上
げ信号伝搬遅延を低減できる。

この第８図および第９図に示すトランジスタ１２のゲー
ト幅分布は一例であり、上位ビット対応の全加算器のゲ
ート回路ＴＧ１３’のトランジスタＱ２のゲート幅が下
位ビットの全加算器のゲート回路ＴＧ１３’のトランジ
スタＱ２のゲート幅よりも小さい構成であればよい。

第１０図はこの発明の第３の観点に従う半導体集積回路
の構成を示す図であり、第１９図に示す従来の半導体集
積回路の改良を示す図である。第１０図において、第１
９図に示す半導体集積回路と対応する部分に同一の参照
番号を付す。第１０図において、全加算回路は、論理信
号ＡおよびＢから制御信号ＰＧおよびＰＧＢを生成する
ブロック２０と、加算結果Ｓを出力するためのゲート回
路ＴＧＩＩ’　、ＴＧ１２’　と、桁上げ信号の反転信
号ＣＯＢを出力するためのゲート回路ＴＧ１３およびＴ
Ｇ１４’を含む。

ブロック２０は、論理信号Ａと論理信号Ｂの排他的ＯＲ
演算を行ない、その出力ノード４ｃから制御信号ＰＧを
発生する。ブロック２０はまた、論理信号Ａと論理信号
Ｂの排他的ＮＯＲ演算を行なってその出力ノード４ｃ′
から制御信号ＰＣＢを発生する。

ゲート回路ＴＧＩＩ’は、制御信号ＰＣＢに応答して、
インバータ回路１３から与えられる論理信号Ｃの反転信
号ＣＢを通過させるｎチャネルＭＯＳトランジスタロ２
を含む。

ゲート回路ＴＧ１２’は、制御信号ＰＧに応答して論理
信号Ｃを出力ノード４ａ’へ伝達するｎチャネルＭＯ３
）ランジスタＱ２を含む。

ゲート回路ＴＧ１３は、制御信号ＰＣＢをそのゲートに
受けるｎチャネルＭＯＳトランジスタロ２と、制御信号
ＰＧをそのゲートに受けるｐチャネルＭＯ８）ランジス
タＱ１を含む。このトランジスタＱ１およびＱ２は、並
列に接続される。ゲート回路ＴＧ１３は、したがって、
制御信号ＰＧおよびＰＧＢに応答して、論理信号Ｂを出
力ノード４ｂ’へ伝達する。

ゲート回路ＴＧ１４’は制御信号ＰＧに応答して論理信
号Ｃを出力ノード４ｂ’へ伝達するｎチャネルＭＯＳト
ランジスタロ２を含む。

第１０図に示す全加算回路の論理動作は第１９図に示す
従来の全加算回路と同様である。制御信号ＰＧが“１”
のとき、ゲート回路ＴＧ１２’およびＴＧ１４’がオン
状態となる。これにより出力ノード４ａ′および４ｂ’
へそれぞれ論理信号Ｃが伝達される。すなわち、論理信
号Ａと論理信号Ｂの論理値が異なる場合、その加算結果
Ｓ　（ＳＢ）および桁上げ信号Ｃ（ＣＯＢ）はともに下
段からの桁上げ信号Ｃにより決定される。

制御信号ＰＣＢが“１”のとき、ゲート回路Ｔ０１１′
およびＴＧ１３がオン状態となる。それにより、出力ノ
ード４ａ’へは論理信号Ｃがインバータ回路１３を介し
て伝達される。出力ノード４ｂ’へは論理信号Ｂが伝達
される。すなわち、論理信号Ａと論理信号Ｂの論理値が
同一の場合、その加算結果は桁上げ信号Ｃの反転信号に
より決定され、またこの加算結果（Ａ＋Ｂ＋Ｃ）による
桁上げの有無は論理信号Ｂにより決定される。

この第１０図に示す回路構成において、下段からの桁上
げ信号Ｃの論理値が予め決定されているかまたは固定さ
れているような場合、桁上げ信号Ｃよりも論理信号Ｂを
より高速で出力ノード４ｂ′へ伝達する必要がある。こ
のため、ゲート回路ＴＧ１３の出力負荷を低減するため
に、ゲート回路ＴＧ１４′は１個のＭＯＳトランジスタ
で構成される。ゲート回路１１′およびＴＧ　１２’　
は、１個のＭｏ３）ランジスタで構成することにより、
この全加算器の回路規模を低減することができる。

また、各ゲート回路ＴＧ１１′およびＴＧ１２’は１個
のＭＯＳトランジスタのみで構成されているため、その
出力負荷は小さく、高速で出力ノード４ａ′へ信号を伝
達することができる。

第１１図は第１０図に示す半導体集積回路の変更例を示
す図である。第１１図において第１０図の半導体集積回
路と対応する部分には同一の参照番号を付す。この第１
１図に示す構成においては、論理信号Ｂがインバータ回
路１４を介してゲート回路ＴＧ１３へ伝達され、またゲ
ート回路ＴＧ１４′へはインバータ回路１６を介して論
理信号Ｃの反転信号ＣＢが伝達されることおよびゲート
回路ＴＧ　１２’へはインバータ回路１６および１３′
を介した論理信号Ｃが伝達されることを除いて第１０図
に示す回路と同一である。

この策１１図に示す構成においては出力ノード４ｂ’へ
伝達される論理信号が、第１０図に示す構成の場合と比
べてその論理値が反転する。出力ノード４ａ’へ伝達さ
れる論理信号の論理は第１０図に示すものと第１１図に
示すものとは同一である。

第１２図は第１０図に示す半導体集積回路のさらに他の
変更例を示す図である。この第１２図に示す回路構成に
おいては、ゲート回路ＴＧ１１およびＴＧ１２がｎチャ
ネルＭｏＳトランジスタＱ２とｐチャネルＭＯ８）ラン
ジスタＱ１の並列体で構成されていることが第１０図に
示す回路構成と異なっているだけである。他の構成は同
一である。この第１２図に示す回路構成においても出力
ノード４ｂ’へは論理信号Ｂが高速で伝搬される。

この第１０図、第１１図および第１２図に示す全加算回
路論理信号Ａと論理信号Ｂを入替えても同一の論理動作
が得られる。また、ゲート回路ＴＧ１１〜ＴＧ１４およ
びＴＧ１１′〜ＴＧ１４’によるＭＯＳトランジスタの
導電型を入替えても、そのゲートに与えられる制御信号
を入替えれば同じ論理動作が実現される。

第１３図はこの発明の第４の観点に従う半導体集積回路
の構成を示す図であり第２３図に示す並列加算回路の改
良を示す図である。この第１３図に示す半導体集積回路
は、桁上げ先見機能を備える全加算回路における、１段
の加算ブロック３２を含む。この第１３図に示す半導体
集積回路の構成において、第２３図に示す従来の半導体
集積回路と対応する部分には同一の参照番号を付す。こ
の第１３図に示す半導体集積回路は、桁上げ先見回路４
２において、対応の加算ブロック３２の最上位の全加算
器５０−ｎからの桁上げ信号ＣＯｍ＋ｎを通過させるた
めのゲート回路ＴＧ７’が１個のｎチャネルＭＯＳトラ
ンジスタのみを備えるＥＬＢに応答してオン状態となる
。下位のブロックから伝達される桁上げ信号ＣＩ　ｉｔ
ゲート回路ＴＧ８へ与えられる。このゲート回路Ｔ　Ｇ
　８　ＧよｎチャネルＭＯ３）ランジスタＱ２とｐチャ
ネルＭＯＳトランジスタＱｌを含む。ｎチャネルＭｏＳ
トランジスタＱ２のゲートへ制御信号ＳＥＬ力（与えら
れ、−ｐチャネルＭＯ３）ランジスタＱ１のゲ一ついて
簡単に説明する。

全加算器５０−１ないし全加算器５０−ｎのすべてにお
いてその入力論理信号Ａｍ＋ｊおよびＢｍ＋ｊ　（ｊ＝
１〜ｎ）の論理値力く互０（こ異なる場合を考える。こ
の場合、前段の桁上げ先見回路力）ら与えられる桁上げ
信号ＣＩが全加算器５０−１へ与えられることにより、
まず全加算器５０−１においてその桁上げ出力論理値が
決定される。この全加算器５０−１の桁上げ信号力（順
次上位の全加算器へと伝搬される。最終的（こ最上位ビ
・ソトの全加算器５０−ｎからこの段すなわち加算ブロ
ック３２からの桁上げ信号が発生する。

上述のように、すべての全加算器５０−１〜５０−ｎに
おいて、その入力論理信号Ａｍ十ｊおよびＢｍ＋ｊの論
理値が異なる場合には、すべての全加算器５０−１〜５
０−ｎからの制御信号ＰＧｍ＋ｊがすべて“１”となる
。桁上げ選択制御信号発生回路３０は、このすべての全
加算器５〇−１〜５０−ｎからの制御信号ＰＧｍ十ｎに
応答して“１”の選択制御信号ＳＥＬを発生する。この
“１”の制御信号ＳＥＬに応答して、ゲート回路ＴＧ８
がオン状態、ゲート回路ＴＧ７’がオフ状態となる。し
たがって、前段の桁上げ先見回路からの桁上げ信号ＣＩ
が全加算器５０−１〜５０−ｎの経路を順次伝搬される
のを待たずに、この桁上げ信号ＣＩがゲート回路ＴＧ８
を介して出力され、次段の桁上げ先見回路へ伝達される
。このとき、ゲート回路ＴＧ７’は、１個のｎチャネル
ＭＯＳトランジスタのＱ２のみで構成されているため、
ゲート回路ＴＧ８は、高速で前段の桁上げ先見回路から
の桁上げ信号ＣＩを次段の桁上げ先見回路へ伝達するこ
とができる。

第１４図はこの第１３図に示す桁上げ選択制御信号発生
回路３０の具体的構成を示す図である。

第１４図において、桁上げ選択制御信号発生回路３０は
、ｎ個の全加算器からの制御信号ＰＧＩ〜ＰＧｎの否定
論理積処理を行なうｎ入力ＮＡＮＤ回路６１と、ＮＡＮ
Ｄ回路６１の出力を反転して制御信号ＳＥＬを発生する
インバータ回路６２を含む。ＮＡＮＤ回路６１から制御
信号５ＥＬＢが発生される。なおここで、第１４図にお
いては、すべての段の桁上げ先見回路に対する桁上げ制
御信号を共通に示すために、制御信号ＰＧＩ〜ＰＧｎと
して全加算器からの制御信号を示している。

この制御信号ＰＧＩ〜ＰＧｎは、第１３図の構成におけ
る、制御信号ＰＧｍ＋１〜Ｐ　Ｇ　ｍ　＋　ｎに対応す
る。この第１４図に示すように、桁上げ選択制御信号発
生回路３０は、制御信号ＰＧＩ〜ＰＧｎがすべて“１“
のときに“１″の制御信号ＳＥＬを発生する。

ここで、制御信号ＰＧｊが発生されることは、その全加
算器において桁上げが生じるか否かはその下位ビットの
全加算器からの桁上げ信号により決定される状態にある
ことを示している。したがって、制御信号ＰＧＩ〜ＰＧ
ｎがすべて”１”の場合には、この段のすべての全加算
器における桁上げの決定においては下位ビットの全加算
器の桁上げ出力が確定し、これが順次上位ビットの全加
算器へ伝達されていくことを示している。このような状
態においては、制御信号ＳＥＬが“１”となり、下位ビ
ットの桁上げ先見回路からの桁上げ信号がこの段の桁上
げ信号として出力されることにより、桁上げ伝搬遅延が
低減される。このとき、ゲート回路ＴＧ８は、その出力
負荷容量（出力負荷インピーダンス）が低減されている
ため、高速でこの桁上げ信号ＣＩを次段の桁上げ先見回
路へ伝達することができる。

第１５図はこの発明による半導体集積回路の他の構成を
示し、第２２ＦｇＪに示す従来の半導体集積回路の改良
を示す図である。この第１５図においては、Ｎビット加
算回路が１０段に分割された場合の桁上げ先見回路に含
まれるゲート回路ＴＧ７′のトランジスタＱ２のゲート
幅を示している。

この桁上げ先見回路１は、初段の加算ブロックに対して
設けられた桁上げ先見回路を示し、桁上げ先見回路１０
は、最終段の加算ブロックに対応して設けられた桁上げ
先見回路を示す。Ｗは、単位ゲート幅を表す。初段の桁
上げ先見回路のゲート回路ＴＧ７’に含まれるトランジ
スタＱ２のゲート幅はＬＯＷであり、上位ビットの加算
ブロックに対応して設けられた桁上げ先見回路程、その
ゲート回路ＴＧ７’のトランジスタＱ２のゲート幅が小
さくされている。この第１５図に示すように桁上げ先見
回路におけるゲート回路ＴＧ７’のトランジスタＱ２の
ゲート幅を順次小さくすることにより、上位の桁上げ先
見回路程、より高速で下位からの桁上げ信号を伝達する
ことができ、桁上げ信号伝搬遅延を低減できる。

第１６図はこの桁上げ先見回路のゲート回路ＴＧ７’　
におけるトランジスタＱ２の別のゲート幅分布を示す図
である。この第１６図において桁上げ先見回路が２つの
グループに分割され、下位の桁上げ先見回路上ないし５
においては、ゲート回路ＴＧ　７’のトランジスタＱ２
のゲート幅が１０Ｗとされ、上位の桁上げ先見回路６な
いし桁上げ先見回路１０に対しては、ゲート回路ＴＧ７
’のトランジスタＱ２のゲート幅は５Ｗに設定される。

この第１５図および第１６図のいずれの場合においても
、上位の桁上げ先見回路のゲート回路ＴＧ８を介した桁
上げ信号伝搬遅延が小さくなる。

上位の桁上げ先見回路においては、ゲート回路ＴＧ７’
のトランジスタＱ２のゲート幅が小さくなり、すなわち
トランジスタサイズが小さくなり、　いわゆる電流駆動
能力が小さくなり、信号伝搬遅延が少し大きくなる。し
かしながら、上位ビットにおいてその桁上げ信号の伝搬
時間が少し大きくなっても、その段における桁上げ信号
の伝搬特性は、その段における最下位ビットから発生さ
れる桁上げ信号がすべての全加算器を伝搬する場合の伝
搬時間で決定される。この場合、桁上げ先見回路により
、すぐにゲート回路ＴＧ８を介して次段へその桁上げ信
号が出力されるため、加算器回路の性能は悪影響を受け
ず、特にゲート回路ＴＧ７′の出力部の負荷容量（負荷
インピーダンス）を小さくすることにより、より高速で
ゲート回路８を介して前段からの桁上げ信号を次段の桁
上げ先見回路および加算ブロックへ伝達することができ
る。

第１７図はこの発明の第５の観点に従う半導体集積回路
の構成を示す図であり、第２４図に示す半導体集積回路
の改良を示す図である。この東１７図においては、第２
４図に示す半導体集積回路の部分と対応する部分には同
一の参照番号が付されている。この第１７図に示す半導
体集積回路は、一定の論理値（０）に固定された桁上げ
信号ｃ１を伝達するためのゲート回路ＴＧ８’が１個の
ｎチャネルＭＯ３）ランジスタで構成されることが第２
４図に示す半導体集積回路と異なっているだけである。

この初段の加算ブロック３１対応に設けられた桁上げ先
見回路４１においては、桁上げ信号ＣＩは論理“０”に
固定されており、この桁上げ信号は高速で出力ノード４
へ伝達することができる。制御信号ＳＥＬが“１”の場
合この加算ブロック３１においてすべての全加算器５１
−１〜５１−ｍはその加算出力が下位ビットからの全加
算器からの桁上げ信号により決定される状態にあること
を示している。この場合、最上位の全加算器５１−ｍか
ら出力される桁上げ信号ＣＯｍは、桁上げ信号ＣＩと同
一の論理値である。したがってこの場合ゲート回路ＴＧ
８’がオン状態となり、次段の桁上げ先見回路および加
算ブロックへ伝達される。

一方、制御信号５ＥＬＢが“１”となる場合、制御信号
ＰＧＩ〜ＰＧｍのいずれかが論理“０”となっている状
態を示している。この場合においては、桁上げ信号の伝
搬連鎖はいずれかの全加算器で中断されており、この加
算ブロック３１の桁上げ信号は最上位ビットの全加算器
５１−ｍにより決定される。したがってこの場合ゲート
回路ＴＧ７がオン状態となる。ゲート回路ＴＧ８’　は
１個のｎチャネルＭＯＳトランジスタのみで構成される
ため、ゲート回路ＴＧ７は、高速でこの桁上げ信号ＣＯ
ｍを上位（２段目）の加算ブロックおよび桁上げ先見回
路へ伝達することができる。

［発明の効果コ 第１の発明によれば、速く伝達されるべき入力信号を受
ける第１のゲート回路はたとえばｐチャネルＭＯＳ）ラ
ンジスタおよびｎチャネルＭＯＳトランジスタの並列回
路で構成され、かつそのレベルが固定されているかまた
は特に速く伝達する必要のない入力信号を受ける第２の
ゲート回路はたとえば１個のＭＯＳ）ランジスタのみで
構成されるため、半導体集積回路の回路規模が減少し、
かつ第１のゲート回路の出力負荷容量（インピーダンス
）が低減されるため、速く伝達されるべき信号を高速で
伝達することができる。

第２の発明によれば、Ｎビット並列加算回路において、
速く伝達されるべき下位ビットからの桁上げ信号を受け
る第１のゲート回路がたとえばｎチャネルＭＯＳトラン
ジスタおよびｎチャネルＭＯＳトランジスタの並列回路
で構成され、加算されるべき数を示す第１または第２の
論理信号を受ける第２のゲート回路をたとえば１個のＭ
ＯＳ）ランジスタで構成したので、ｎビット加算回路の
回路規模が減少し、また下位ビットからの桁上げ信号を
高速に次段へ伝達することが可能となる。

第３の発明によれば、並列加算回路において下位ビット
からのそのレベルが固定された桁上げ入力信号よりも速
く伝達されるべき最下位ビットの第１または第２の論理
信号を受ける第１のゲート回路をたとえばｐチャネルＭ
ＯＳ）ランジスタおよびｎチャネルＭＯＳ）ランジスタ
の並列回路で構成し、この桁上げ入力信号を受ける第２
のゲート回路をたとえば１個のＭＯＳトランジスタのみ
で構成したので、回路規模が低減されかつ最下位ビット
の全加算器から生じる桁上げ信号を高速で次段へ伝達す
ることが可能となる。

第４の発明によれば、少なくとも３ビット以上の並列２
進加算機能を有する桁上げ先見機能を備える２進加算回
路において、下位の段の桁上げ先見回路からの桁上げ信
号を受ける第１のゲート回路をたとえばｎチャネルＭＯ
ＳトランジスタおよびｎチャネルＭＯＳトランジスタの
並列回路で構成し、かつ１つの桁上げ先見回路に対応し
て設けられた加算ブロックの最上位ビットの全加算器か
らの桁上げ出力信号を受ける第２のゲート回路をたとえ
ば１個のＭＯＳトランジスタのみで構成したので、回路
規模が減少し、また下位の段の桁上げ先見回路からの桁
上げ信号を高速で次段の桁上げ先見回路および加算ブロ
ックへ伝達することができる。

第５の発明によれば、少なくとも３ビット以上の並列２
進加算機能を備える桁上げ先見機能を有する２進加算回
路において、１段の加算ブロックにおける最上位ビット
の全加算器からの桁上げ信号を受ける第１のゲート回路
をたとえばｎチャネルＭＯＳトランジスタおよびｎチャ
ネルＭＯＳ）ランジスタの並列回路で構成し、かつこの
加算ブロックにおける最下位ビットの全加算器へ与えら
れる桁上げ信号を受ける第２のゲート回路をたとえば１
個のＭＯＳトランジスタのみで構成したため、回路規模
が低減され、かつこのブロックの最上位ビットの全加算
器からの桁上げ出力信号をこのブロックの桁上げ信号と
して次段へ高速で伝達することができ、桁上げ信号伝搬
遅延を大幅に低減することができ、高速な２進加算回路
を実現することができる。

この発明によれば、高速に伝達されるべき信号が伝搬す
る経路の負荷容量（負荷インピーダンス）が低減される
ことにより、ＭＯＳトランジスタを伝送ゲートとして用
いた論理回路の速度性能を向上させることができる。す
なわち、このようなＭＯＳトランジスタからなる信号伝
送用のゲート回路を用いた論理回路を含む半導体集積回
路の速度性能を改善することができる。

【図面の簡単な説明】

策１図は第１の発明による２人力信号選択回路の一実施
例を示す図である。第２図はこの第１の発明による他の
実施例である信号選択回路の構成を示す図である。第３
図は第２の発明に従った２進全加算回路の第１の実施例
を示す図である。第４図は第３図に示す全加算回路の動
作を説明するための図である。第５図は第３図に示す制
御信号発生ブロックの具体的構成の一例を示す図である
。 第６図は第２の発明に従う２進全加算回路の第２の実施
例を示す図である。第７図は第２の発明に従う２進全加
算回路の第３の実施例を示す図である。第８図は第３図
、第５図および第６図ならびに第７図に示す２進全加算
回路の変更例を示す図である。第９図は第８図に示す２
進全加算回路のさらに他の変更例を示す図である。第１
０図は第３の発明に従う２進全加算回路の第１の実施例
を示す図である。第１１図は第３の発明に従う２進全加
算回路の第２の実施例を示す図である。第１２図は第３
の発明に従う２進全加算回路の第３の実施例を示す図で
ある。第１３図は第４の発明に従う桁上げ先見機能を有
するｎビット全加算回路の一実施例を示す図である。第
１４図は第１３図に示す桁上げ選択制御信号発生回路の
具体的構成の一例を示す図である。第１５図はＮビット
全加算回路における桁上げ先見回路の各対応の加算ブロ
ックからの桁上げ信号を受けるゲート回路のトランジス
タのゲート幅分布を示す図である。第１６図は第１５図
に示すゲート幅分布の他の実施例を示す図である。第１
７図は第５の発明に従う、桁上げ先見機能を有するＮビ
ット全加算回路の初段のブロックの構成を示す図である
。第１８図は従来の２人力信号選択回路の構成を示す図
である。 第１９図は従来の２進全加算回路の構成を示す図である
。第２０図は第１９図の回路の動作を説明するための図
である。第２１図は第１９図に示す全加算回路を用いた
ｎビット並列加算回路の構成を示す図である。第２２図
は従来の桁上げ先見機能を有するＮビット加算回路の構
成を示すブロック図である。第２３図は第２２図に示す
Ｎビット全加算回路の１つの段の構成を具体的に示す図
である。第２４図はこの第２２図に示すＮビット加算回
路の初段の構成を示す図である。第２５Ａ図ないし第２
５Ｃ図は、ＭＯＳ）ランジスタの構造、平面配置および
等価回路をそれぞれ示す図である。 図において、１　ａ、　　１　ｂおよび１ｃは入力ノー
ド、２，４，４ａ、４ｂ、４ｃおよび４ｃ’　は出力ノ
ード、ＴＧ１〜ＴＧ８はｎチャネルＭＯＳトランジスタ
とｐチャネルＭＯ３）ランジスタからなるゲート回路、
ＴＧ１’〜ＴＧ８’　は１個のＭＯＳトランジスタから
なるゲート回路、１３．１４．１５ａ、１５ｂ、１６，
２１．２２．２３および６２はインバータ回路、６１は
ＮＡＮＤ回路、２０ａは排他的ＯＲ回路、２０ｂは排他
的Ｎ６Ｒ回路、３０は桁上げ選択制御信号発生回路、５
０−１〜５０−ｎ、５１−１〜５１−ｍは全加算器であ
る。 なお、図中、同一符号は同一または相当部分を示す。 一〇− 第１図 第３図 第２図 第５図 第６図 第８図 第０図 ８１１図 第１２図 第１３図 第１４図 第１５図 第１６図 第１７圀 ｒハ 第１８図 第１９図 １２１図 第２２図 ｒハ 第２３図 第２４図 ｒｈ 第す明 第２ＳＢ図 第２５Ｃ図 −ｉ：Ｃ２ 一丁 手続補正書（自発） 平成３年ｌθ月８日 平成２年特許願第３００３４４号 ２、発明の名称 半導体集積回路 ３、補正をする者 事件との関係　　特許出願人 住　所　　　　東京都千代田区丸の内二丁＠２番３号名
　称　　　　（６０１）三菱電機株式会社代表者　　志
岐守哉 ４、代理人 住　所　　　大阪市北区南森町２丁目１番２９号　住友
銀行南森町ビル５、補正の対象 明細書の特許請求の範囲の欄、発明の詳細な説明の欄、
および図面の第４図および第２０図６、補正の内容 （１）　明細書の特許請求の範囲を別紙のとおり訂正す
る。 （２）　明細書第１８頁第２行の「入力ＩＣＪを「入力
ＩＣ」に訂正する。 （３）　明細書第２０頁第１７行の［ノードＳｍ＋ｉＪ
を「ノード４ａＪに訂正する。 （４）　明細書第２０頁第１７行ないし第１８行の「ノ
ードＣＯｍ＋ｉＪを「ノード４ｂＪに訂正する。 （５）　明細書第３４頁第５行の「回路ＰＧＩ４」を「
回路ＴＧ１４Ｊに訂正する。 （６）　明細書第４０頁第１６行の「インピーダンス」
を「負荷容量」に訂正する。 （７）　明細書第４０頁第１７行の「インピーダンス」
を「負荷容量」に訂正する。 （８）　明細書第４２頁第１１行の「インピ−ダンス」
を「負荷容量」に訂正する。 （９）　明細書第４２頁第１２行の「インピーダンス」
を「負荷容量」に訂正する。 （１０）　明細書第４４頁第６行の「インピーダンス」
を「負荷容量」に訂正する。 （１１）　明細書第４４頁第７行の「インピーダンス」
を「負荷容量」に訂正する。 （１２）　明細書第４５頁第１８行の「インピーダンス
」を「負荷容量」に訂正する。 （１３）　明細書第４５頁第１９行の［インピーダンス
Ｊを「負荷容量」に訂正する。 （１４）　明細書第４７頁第８行ないし第９行の「イン
ピーダンス」を「負荷容量」に訂正する。 （１５）　明細書第４７頁第１０行の「インピーダンス
Ｊを「負荷容量Ｊに訂正する。 （１６）　明細書第４７頁第１５行ないし第１６行の「
インピーダンス」を「負荷容量」に訂正する。 （１７）　明細書第４７頁第１７行の「インピーダンス
」を「負荷容量」に訂正する。 （１８）　明細書第４７頁第１８行ないし第２０行の「
第１のゲート手段・・・これにより」を削除する。 （１９）　明細書第４８頁第５行ないし第６行の「イン
ピーダンス」を「負荷容量Ｊに訂正する。 （２０）　明細書第４８頁第７行の「インピーダンス」
を「負荷容量」に訂正する。 （２１）　明細書第４８頁第８行の「インピーダンス」
を「負荷容量」に訂正する。 （２２）　明細書第４８頁第９行ないし第１１行の「第
４のゲート手段・・・されており、」を削除する。 （２３）　明細書第４８頁第１６行の「インピーダンス
」を「負荷容量」に訂正する。 （２４）　明細書第４８頁第１７行の「インピーダンス
」を「負荷容量」に訂正する。 （２５）　明細書第４９頁第８行ないし第９行の「イン
ピーダンス」を「負荷容量」に訂正する。 （２６）　明細書第４９頁第１０行ないし第１２行の［
したがって・・・される。」を削除する。 （２７）　明細書第５０頁第３行ないし第４行の「イン
ピーダンス」を「負荷容量」に訂正する。 （２８）　明細書第５０頁第５行の「インピーダンス」
を「負荷容量Ｊに訂正する。 （２９）　明細書第５０頁第６行ないし第７行の「第２
のゲート手段・・・小さくなり、」を削除する。 （３０）　明細書第５０頁第１１行ないし第１３行の「
伝達されるべき・・・ゲート手段」を「伝達する必要の
ない信号を受けるゲート手段の出力ノードから見た負荷
容量が高速に伝達されるべき信号を受けるゲート手段」
に訂正する。 （３１）　明細書第５２頁第１２行ないし第１４行の「
ゲート回路・・・小さくなり、」を削除する。 （３２）　明細書第５５頁第３行の「ｎチャネル」を「
ｎチャネル」に訂正する。 （３３）　明細書第５６頁第１８行の「ビット値の反転
値」を「ビット値」に訂正する。 （３４）　明細書第５７頁第１７行ないし東２０行の「
出力ノード・・・反転される。」を削除する。 （３５）　明細書第５８頁第１６行の「論理信号の反転
信号」を「論理信号」に訂正する。 （３６）　明細書第６０頁第５行の「の値論理値」を「
の論理値」に訂正する。 （３７）　明細書第６６頁第２０行の「小さくし」を「
太きくシ」に訂正する。 （３８）　明細書第７１頁第１８行の「信号Ｃの反転信
号」を「信号Ｃ」に訂正する。 （３９）　明細書第８３頁第１４行の「第１の・・・出
力負荷容量」を「第２のゲート回路の出力ノードから見
た出力負荷容量」に訂正する。 （４０）　図面第４図を別紙のとおり訂正する。 （４１）　図面第２０図を別紙のとおり訂正する。 以上 特許請求の範囲 （１）　複数の入力信号から１つの入力信号を選択信号
に応答して選択して出力ノードへ伝達する半導体集積回
路であって、 第１の入力ノードに接続され、前記第１の入力ノードヘ
与えられた第１の入力信号を前記選択信号に応答して前
記出力ノードへ伝達するための第１のゲート手段、前記
第１のゲート手段は前記出力ノードから見た第１の負荷
容量を有し、および第２の入力ノードに接続され、前記
第２のλカノードヘ与えられた第２の入力信号を前記選
択信号に応答して前記出力ノードへ伝達するための第２
のゲート手段を備え、前記第２のゲート手段は前記出力
ノードから見た第２の負荷容量を有しかつ前記第２の負
荷容量は前記第１の負荷容量よりも小さくされている、
半導体集積回路。 （２）　第１の入力ノード、第２の入力ノードおよび第
３の入力ノードへそれぞれ与えられる第１の論理信号、
第２の論理信号および第３の論理信号を加算し、該加算
結果の第１桁目および第２桁目の論理値にそれぞれ関連
する策４の論理信号および第５の論理信号を第１の出力
ノードおよび第２の出力ノードへそれぞれ出力する半導
体集積回路であって、 前記第１および第２の論理信号の論理値の一致／不一致
を検出し、該検出結果を示す一致／不一致指示信号を発
生する制御信号発生手段、前記第１の出力ノードに接続
され、前記一致／不一致指示信号に応答して、前記第３
の論理信号の反転信号を前記第１の出力ノードへ伝達す
るための第１のゲート手段、 前記第１の出力ノードに接続され、前記一致／不一致指
示信号に応答して、前記第３の論理信号を前記第１の出
力ノードへ伝達するための第２のゲート手段、前記第２
のゲート手段は前記第１のゲート手段と相補的にオン状
態となり、前記第２の出力ノードに接続され、前記一致
／不一致指示信号に応答して、前記第１の論理信号に対
応する信号を前記第２の出力ノードへ伝達するための第
３のゲート手段、および 前記第２の出力ノードへ接続され、前記第３の論理信号
に対応する信号を前記一致／不一致指示信号に応答して
前記第２の出力ノードへ伝達するための第４のゲート手
段を備え、前記第２のゲート手段と前記第４のゲート手
段は実質的に同時にオン状態となり、かつ前記第３およ
び第４のゲート手段は互いに相補的にオン状態となり、
かつさらに前記ｊ１３のゲート手段の前記第２の出力ノ
ードから見た負荷容量は前記第４のゲート手段の前記第
２の出力ノードから見た負荷容量より小さくされている
、半導体集積回路。 （３）　　茶１の入力ノード、第２の入力ノードおよび
第３の入力ノードへそれぞれ与えられる第１の論理信号
、第２の論理信号および第３の論理信号を加算し、該加
算結果の第１桁目および第２桁目の論理値にそれぞれ関
連する箪４の論理信号および第５の論理信号を第１の出
力ノードおよび第２の出力ノードへそれぞれ出力する半
導体集積回路であって、 前記第１および第２の論理信号の一致／不一致を検出し
、該検出結果を示す一致／不一致指示信号を発生する制
御信号発生手段、 前記第「の出力ノードに接続され、前記一致／不一致指
示信号に応答して、前記第３の論理信号の反転信号を前
記第１の出力ノードへ伝達するための第１のゲート手段
、 前記第１の出力ノードに接続され、前記一致／不一致指
示信号に応答して、前記第３の論理信号を前記第１の出
力ノードへ伝達するための第２のゲート手段、前記第２
のゲート手段は前記第１のゲート手段と互いに相補的に
オン状態となり、前記第２の出力ノードに接続され、前
記一致／不一致指示信号に応答して、前記第１の論理信
号に対応する信号を前記第２の出力ノードヘ伝達するた
めの第３のゲート手段、および 前記第２の出力ノードへ接続され、前記第３の論理信号
に対応する信号を前記一致／不一致指示信号に応答して
前記第２の出力ノードへ伝達するための第４のゲート手
段を備え、前記第２のゲート手段と前記第４のゲート手
段は実質的に同時にオン状態となり、かつ前記第３およ
び第４のゲート手段は互いに相補的にオン状態となり、
かつさらに前記第４のゲート手段の前記第２の出力ノー
ドから見た負荷容量は前記第３のゲート手段の前記第２
の出力ノードから見た負荷容量よりも小さくされている
、半導体集積回路。 （４）　多ビット２進数を加算するための半導一体集積
回路であって、 互いに並列に設けられる複数の全加算器を備え、前記複
数の全加算器の各々は、前記多ビット２進数の内の対応
のビット値を示す第１および第２の論理信号をそれぞれ
受ける第１および第２の入力ノードと、下位ビットの全
加算器からの桁上げ信号を受ける第３の入力ノードと、
前記第１．　ｊｌＷ２および第３の入力ノードヘ与えら
れる信号の加算結果により得られる桁上げ信号を出力す
る第１の出力ノードと、前記第１の出力ノードへ前記第
３の入力ノードへ印加された桁上げ信号が伝達されるか
否かを示す桁上げ伝搬指示信号を出力する第２の出力ノ
ードを含み、 前記複数の全加算器すべてからの桁上げ伝搬指示信号に
応答して選択制御信号を発生する制御信号発生手段、お
よび 前記複数の全加算器のうちの最下位ビットの全加算器の
前記第３の入力ノードヘ与えられる桁上げ信号を前記選
択制御信号に応答して第３の出力ノードへ伝達する第１
のゲート手段、および前記複数の全加算器のうちの最上
位ビットの全加算器の前記第１の出力ノードからの桁上
げ信号を前記選択制御信号に応答して前記第３の出力ノ
ードへ伝達する第２のゲート手段を備え、前記第１のゲ
ート手段と前記第２のゲート手段とは互いに相補的にオ
ン状態となり、かつ前記第２のゲート手段の前記第３の
出力ノードから見た負荷容量は前記第１のゲート手段の
前記第３の出力ノードから見た負荷容量よりも小さくさ
れている、半導体集積回路。 （５）　多ビット２進数を加算するための半導体集積回
路であって、 複数の全加算器を備え、前記複数の全加算器の各々は、
前記多ビット２進数のうちの対応のビット値を示す第１
および第２の論理信号を受ける第１および第２の入力ノ
ードと、下位ビットの全加算器からの桁上げ信号を受け
る第３の入力ノードと、前記第１．第２および第３の入
力ノードヘ与えられる信号の加算により得られる桁上げ
信号を出力する第１の出力ノードと、前記第１の出力ノ
ードへ前記第３の入力ノードへ印加された桁上げ信号が
伝達されるか否かを示す桁上げ伝搬指示信号を出力する
ための第２の出力ノードを含み、かつ最下位ビットの全
加算器の前記第３の入力ノードへは予め定められた論理
値の桁上げ信号が与えられ、 前記複数の全加算器すべてからの前記桁上げ伝搬指示信
号に応答して選択制御信号を発生する制御信号発生手段
、 前記複数の全加算器のうちの前記最下位ビットの全加算
器の前記第３の入力ノードヘ与えられた前記桁上げ信号
を前記選択制御信号に応答して第３の出力ノードへ伝達
する第１のゲート手段、および 前記複数の全加算器のうちの最上位ビットの全加算器の
前記第１の出力ノードからの桁上げ信号を前記選択制御
信号に応答して前記第３の出力ノードへ伝達する第２の
ゲート手段を備え、前記第１のゲート手段は前記第２の
ゲート手段と互いに相補的にオン状態となり、かつ前記
第１のゲート手段の前記第３の出力ノードから見た負荷
容量は前記第２のゲート手段の前記第３の出力ノードか
ら見た負荷容量よりも小さくされている、半導体集積回
路。

Claims (1)

1. 【特許請求の範囲】 （１）複数の入力信号から１つの入力信号を選択信号に
   応答して選択して出力ノードへ伝達する半導体集積回路
   であって、 第１の入力ノードに接続され、前記第１の入力ノードへ
   与えられた第１の入力信号を前記選択信号に応答して前
   記出力ノードへ伝達するための第１のゲート手段、前記
   第１のゲート手段は前記出力ノードから見た第１のイン
   ピーダンスを有し、および 第２の入力ノードに接続され、前記第２の入力ノードへ
   与えられた第２の入力信号を前記選択信号に応答して前
   記出力ノードへ伝達するための第２のゲート手段を備え
   、前記第２のゲート手段は前記出力ノードから見た第２
   のインピーダンスを有しかつ前記第２のインピーダンス
   は前記第１のインピーダンスよりも小さくされている、
   半導体集積回路。 （２）第１の入力ノード、第２の入力ノードおよび第３
   の入力ノードへそれぞれ与えられる第１の論理信号、第
   ２の論理信号および第３の論理信号を加算し、該加算結
   果の第１桁目および第２桁目の論理値にそれぞれ関連す
   る第４の論理信号および第５の論理信号を第１の出力ノ
   ードおよび第２の出力ノードへそれぞれ出力する半導体
   集積回路であって、 前記第１および第２の論理信号の論理値の一致／不一致
   を検出し、該検出結果を示す一致／不一致指示信号を発
   生する制御信号発生手段、 前記第１の出力ノードに接続され、前記一致／不一致指
   示信号に応答して、前記第３の論理信号の反転信号を前
   記第１の出力ノードへ伝達するための第１のゲート手段
   、 前記第１の出力ノードに接続され、前記一致／不一致指
   示信号に応答して、前記第３の論理信号を前記第１の出
   力ノードへ伝達するための第２のゲート手段、前記第２
   のゲート手段は前記第１のゲート手段と相補的にオン状
   態となり、 前記第２の出力ノードに接続され、前記一致／不一致指
   示信号に応答して、前記第１の論理信号に対応する信号
   を前記第２の出力ノードへ伝達するための第３のゲート
   手段、および 前記第２の出力ノードへ接続され、前記第３の論理信号
   に対応する信号を前記一致／不一致指示信号に応答して
   前記第２の出力ノードへ伝達するための第４のゲート手
   段を備え、前記第２のゲート手段と前記第４のゲート手
   段は実質的に同時にオン状態となり、かつ前記第３およ
   び第４のゲート手段は互いに相補的にオン状態となり、
   かつさらに前記第３のゲート手段の前記第２の出力ノー
   ドから見たインピーダンスは前記第４のゲート手段の前
   記第２の出力ノードから見たインピーダンスより小さく
   されている、半導体集積回路。 （３）第１の入力ノード、第２の入力ノードおよび第３
   の入力ノードへそれぞれ与えられる第１の論理信号、第
   ２の論理信号および第３の論理信号を加算し、該加算結
   果の第１桁目および第２桁目の論理値にそれぞれ関連す
   る第４の論理信号および第５の論理信号を第１の出力ノ
   ードおよび第２の出力ノードへそれぞれ出力する半導体
   集積回路であって、 前記第１および第２の論理信号の一致／不一致を検出し
   、該検出結果を示す一致／不一致指示信号を発生する制
   御信号発生手段、 前記第１の出力ノードに接続され、前記一致／不一致指
   示信号に応答して、前記第３の論理信号の反転信号を前
   記第１の出力ノードへ伝達するための第１のゲート手段
   、 前記第１の出力ノードに接続され、前記一致／不一致指
   示信号に応答して、前記第３の論理信号を前記第１の出
   力ノードへ伝達するための第２のゲート手段、前記第２
   のゲート手段は前記第１のゲート手段と互いに相補的に
   オン状態となり、前記第２の出力ノードに接続され、前
   記一致／不一致指示信号に応答して、前記第１の論理信
   号に対応する信号を前記第２の出力ノードへ伝達するた
   めの第３のゲート手段、および 前記第２の出力ノードへ接続され、前記第３の論理信号
   に対応する信号を前記一致／不一致指示信号に応答して
   前記第２の出力ノードへ伝達するための第４のゲート手
   段を備え、前記第２のゲート手段と前記第４のゲート手
   段は実質的に同時にオン状態となり、かつ前記第３およ
   び第４のゲート手段は互いに相補的にオン状態となり、
   かつさらに前記第４のゲート手段の前記第２の出力ノー
   ドから見たインピーダンスは前記第３のゲート手段の前
   記第２の出力ノードから見たインピーダンスよりも小さ
   くされている、半導体集積回路。（４）多ビット２進数
   を加算するための半導体集積回路であって、 互いに並列に設けられる複数の全加算器を備え、前記複
   数の全加算器の各々は、前記多ビット２進数の内の対応
   のビット値を示す第１および第２の論理信号をそれぞれ
   受ける第１および第２の入力ノードと、下位ビットの全
   加算器からの桁上げ信号を受ける第３の入力ノードと、
   前記第１、第２および第３の入力ノードへ与えられる信
   号の加算結果により得られる桁上げ信号を出力する第１
   の出力ノードと、前記第１の出力ノードへ前記第３の入
   力ノードへ印加された桁上げ信号が伝達されるか否かを
   示す桁上げ伝搬指示信号を出力する第２の出力ノードを
   含み、 前記複数の全加算器すべてからの桁上げ伝搬指示信号に
   応答して選択制御信号を発生する制御信号発生手段、お
   よび 前記複数の全加算器のうちの最下位ビットの全加算器の
   前記第３の入力ノードへ与えられる桁上げ信号を前記選
   択制御信号に応答して第３の出力ノードへ伝達する第１
   のゲート手段、および前記複数の全加算器のうちの最上
   位ビットの全加算器の前記第１の出力ノードからの桁上
   げ信号を前記選択制御信号に応答して前記第３の出力ノ
   ードへ伝達する第２のゲート手段を備え、 前記第３のゲート手段と前記第４のゲート手段とは互い
   に相補的にオン状態となり、かつ前記第２のゲート手段
   の前記第３の出力ノードから見たインピーダンスは前記
   第１のゲート手段の前記第３の出力ノードから見たイン
   ピーダンスよりも小さくされている、半導体集積回路。 （５）多ビット２進数を加算するための半導体集積回路
   であって、 複数の全加算器を備え、前記複数の全加算器の各々は、
   前記多ビット２進数のうちの対応のビット値を示す第１
   および第２の論理信号を受ける第１および第２の入力ノ
   ードと、下位ビットの全加算器からの桁上げ信号を受け
   る第３の入力ノードと、前記第１、第２および第３の入
   力ノードへ与えられる信号の加算により得られる桁上げ
   信号を出力する第１の出力ノードと、前記第１の出力ノ
   ードへ前記第３の入力ノードへ印加された桁上げ信号が
   伝達されるか否かを示す桁上げ伝搬指示信号を出力する
   ための第２の出力ノードを含み、かつ最下位ビットの全
   加算器の前記第３の入力ノードへは予め定められた論理
   値の桁上げ信号が与えられ、 前記複数の全加算器すべてからの前記桁上げ伝搬指示信
   号に応答して選択制御信号を発生する制御信号発生手段
   、 前記複数の全加算器のうちの前記最下位ビットの全加算
   器の前記第３の入力ノードへ与えられた前記桁上げ信号
   を前記選択制御信号に応答して第３の出力ノードへ伝達
   する第１のゲート手段、および 前記複数の全加算器のうちの最上位ビットの全加算器の
   前記第１の出力ノードからの桁上げ信号を前記選択制御
   信号に応答して前記第３の出力ノードへ伝達する第２の
   ゲート手段を備え、 前記第１のゲート手段は前記第２のゲート手段と互いに
   相補的にオン状態となり、かつ前記第１のゲート手段の
   前記第３の出力ノードから見たインピーダンスは前記第
   ２のゲート手段の前記第３の出力ノードから見たインピ
   ーダンスよりも小さくされている、半導体集積回路。