JP2636749B2 - Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 - Google Patents
Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路Info
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Description
【０００１】
【産業上の利用分野】本発明は乗算器における部分積加
算に用いられる全加算器に関し、特に、低電源電圧でも
高速でかつ低電力な全加算器の構成に関するものであ
る。
算に用いられる全加算器に関し、特に、低電源電圧でも
高速でかつ低電力な全加算器の構成に関するものであ
る。
【０００２】
【従来の技術】従来、この種の全加算器には、例えば図
７に示す回路が用いられる。この図中で、５１、５２が
ＸＯＲ（排他的論理和）回路、７１、７２、７３がＮＡ
ＮＤ回路、２２６、２２７、２２８が入力端子、３２３
がサム端子、３２４がキャリー端子である。そして、こ
の中で用いられるＸＯＲ回路は通常、図５に示す様な回
路が用いられる。２４、２５、２６がインバータ回路、
４２、４３がトランスファゲート（以下ＴＧと略称）回
路、２２１、２２２が入力端子、３２１が出力端子であ
る。
７に示す回路が用いられる。この図中で、５１、５２が
ＸＯＲ（排他的論理和）回路、７１、７２、７３がＮＡ
ＮＤ回路、２２６、２２７、２２８が入力端子、３２３
がサム端子、３２４がキャリー端子である。そして、こ
の中で用いられるＸＯＲ回路は通常、図５に示す様な回
路が用いられる。２４、２５、２６がインバータ回路、
４２、４３がトランスファゲート（以下ＴＧと略称）回
路、２２１、２２２が入力端子、３２１が出力端子であ
る。
【０００３】この全加算器回路のクリティカルパスは入
力端子２２７もしくは２２８からＸＯＲ回路５１を通過
し、ＮＡＮＤ回路７１と７３と通過し、キャリーアウト
端子３２４までのパスである。
力端子２２７もしくは２２８からＸＯＲ回路５１を通過
し、ＮＡＮＤ回路７１と７３と通過し、キャリーアウト
端子３２４までのパスである。
【０００４】また、全加算器の従来例としては、図８の
回路がある。この図中で、５５、５６がＸＯＲ回路、１
２１がセレクタ回路、２３６、２３７、２３８が入力端
子、３３３がサム端子、３３４がキャリー端子である。
そして、この中で用いられるＸＯＲ回路は通常、図５に
示す様な回路が用いられる。また、セレクタ回路は通
常、図６に示す様な回路が用いられる。２８、２９、３
０がインバータ回路、４４、４５がＴＧ回路、２２３、
２２４、２２５が入力端子、３２２が出力端子である。
回路がある。この図中で、５５、５６がＸＯＲ回路、１
２１がセレクタ回路、２３６、２３７、２３８が入力端
子、３３３がサム端子、３３４がキャリー端子である。
そして、この中で用いられるＸＯＲ回路は通常、図５に
示す様な回路が用いられる。また、セレクタ回路は通
常、図６に示す様な回路が用いられる。２８、２９、３
０がインバータ回路、４４、４５がＴＧ回路、２２３、
２２４、２２５が入力端子、３２２が出力端子である。
【０００５】この全加算器のクリティカルパスは入力端
子２３７もしくは２３８からＸＯＲ回路５５と５６を通
過し、サム端子３３３までのパスである。
子２３７もしくは２３８からＸＯＲ回路５５と５６を通
過し、サム端子３３３までのパスである。
【０００６】クリティカルパス遅延時間では、一般に図
８の全加算器の遅延時間の方が、図７の全加算器の遅延
時間より短い。
８の全加算器の遅延時間の方が、図７の全加算器の遅延
時間より短い。
【０００７】
【発明が解決しようとする課題】従来の全加算器では、
図５に示す様なＸＯＲ回路、または図６に示す様なセレ
クタ回路を使用していた。これらの回路では、図５にお
ける２４、２５、２６のインバータ回路や、図６におけ
る２７、２８、２９、３０のインバータ回路に貫通電流
が流れ、無駄な電力を消費していた。
図５に示す様なＸＯＲ回路、または図６に示す様なセレ
クタ回路を使用していた。これらの回路では、図５にお
ける２４、２５、２６のインバータ回路や、図６におけ
る２７、２８、２９、３０のインバータ回路に貫通電流
が流れ、無駄な電力を消費していた。
【０００８】本発明の目的は、この様な貫通電流の流れ
る確率を減らし、それによって電力を低減した全加算回
路を提供することにある。
る確率を減らし、それによって電力を低減した全加算回
路を提供することにある。
【０００９】
【課題を解決するための手段】図１に示す様なＭＯＳト
ランジスタを縦積みして貫通電流の流れる確率を減らし
たＸＯＲ回路及び図２に示す様なＭＯＳトランジスタを
縦積みして貫通電流の流れる確率を減らした反転セレク
タ回路を用い、図３に示す様な接続を行なって全加算器
を構成する。
ランジスタを縦積みして貫通電流の流れる確率を減らし
たＸＯＲ回路及び図２に示す様なＭＯＳトランジスタを
縦積みして貫通電流の流れる確率を減らした反転セレク
タ回路を用い、図３に示す様な接続を行なって全加算器
を構成する。
【００１０】
【作用】図１に示すＸＯＲ回路において、例えばｐＭＯ
Ｓトランジスタ（以下ｐＭＯＳと略称）１１がオンにな
っても、ｐＭＯＳ１２がオフであればｐＭＯＳ１１に貫
通電流は流れない。同様にｎＭＯＳトランジスタ（以下
ｎＭＯＳと略称）１がオンになってもｎＭＯＳ２がオフ
であればｎＭＯＳ１に貫通電流は流れない。
Ｓトランジスタ（以下ｐＭＯＳと略称）１１がオンにな
っても、ｐＭＯＳ１２がオフであればｐＭＯＳ１１に貫
通電流は流れない。同様にｎＭＯＳトランジスタ（以下
ｎＭＯＳと略称）１がオンになってもｎＭＯＳ２がオフ
であればｎＭＯＳ１に貫通電流は流れない。
【００１１】また、図２に示す反転セレクタ回路におい
て、例えばｐＭＯＳ１３がオンになっても、ｐＭＯＳ１
４がオフであればｐＭＯＳ１３に貫通電流は流れない。
同様にｎＭＯＳ３がオンになってもｎＭＯＳ４がオフで
あればｎＭＯＳ３に貫通電流は流れない。同様にｐＭＯ
Ｓ１５がオンになっても、ｐＭＯＳ１６がオフであれば
ｐＭＯＳ１５に貫通電流は流れない。同様にｎＭＯＳ５
がオンになってもｎＭＯＳ６がオフであればｎＭＯＳ５
に貫通電流は流れない。
て、例えばｐＭＯＳ１３がオンになっても、ｐＭＯＳ１
４がオフであればｐＭＯＳ１３に貫通電流は流れない。
同様にｎＭＯＳ３がオンになってもｎＭＯＳ４がオフで
あればｎＭＯＳ３に貫通電流は流れない。同様にｐＭＯ
Ｓ１５がオンになっても、ｐＭＯＳ１６がオフであれば
ｐＭＯＳ１５に貫通電流は流れない。同様にｎＭＯＳ５
がオンになってもｎＭＯＳ６がオフであればｎＭＯＳ５
に貫通電流は流れない。
【００１２】このように貫通電流の流れる確率を減らし
たＸＯＲ回路及び反転セレクタ回路を用いて、全加算器
を構成することにより、全加算器の電力を低減する事が
できる。
たＸＯＲ回路及び反転セレクタ回路を用いて、全加算器
を構成することにより、全加算器の電力を低減する事が
できる。
【００１３】
【実施例】図３に本発明の構成例を示す。この回路の真
理値表を図１１に示す。図３中のＸＯＲ回路１０１、１
０２は図１に示すＸＯＲ回路を用い、反転セレクタ回路
１１１は図２に示す反転セレクタ回路を示す。
理値表を図１１に示す。図３中のＸＯＲ回路１０１、１
０２は図１に示すＸＯＲ回路を用い、反転セレクタ回路
１１１は図２に示す反転セレクタ回路を示す。
【００１４】まず、図１に示すＸＯＲ回路の動作を説明
する。
する。
【００１５】入力端子２０１に信号“０”を入力し、入
力端子２０２に信号“０”を入力したとき、インバータ
２１、２２により出力端子３００（ＩＮ１＿）、３０１
（ＩＮ２＿）はそれぞれ入力ＩＮ１、ＩＮ２の反転信号
“１”、“１”を出力する。また、ｎＭＯＳ１はオン、
ｎＭＯＳ２はオン、ｐＭＯＳ１１はオフ、ｐＭＯＳ１２
はオンし、ＴＧ４１はオフになる。その結果出力端子３
０２は“０”を出力する。
力端子２０２に信号“０”を入力したとき、インバータ
２１、２２により出力端子３００（ＩＮ１＿）、３０１
（ＩＮ２＿）はそれぞれ入力ＩＮ１、ＩＮ２の反転信号
“１”、“１”を出力する。また、ｎＭＯＳ１はオン、
ｎＭＯＳ２はオン、ｐＭＯＳ１１はオフ、ｐＭＯＳ１２
はオンし、ＴＧ４１はオフになる。その結果出力端子３
０２は“０”を出力する。
【００１６】入力端子２０１に信号“０”を入力し、入
力端子２０２に信号“１”を入力したとき、インバータ
２１、２２により出力端子３００、３０１はそれぞれ信
号“１”、“０”を出力する。また、ｎＭＯＳ１はオ
ン、ｎＭＯＳ２はオフ、ｐＭＯＳ１１はオフ、ｐＭＯＳ
１２はオフし、ＴＧ４１はオンになる。その結果出力端
子３０２は“１”を出力する。
力端子２０２に信号“１”を入力したとき、インバータ
２１、２２により出力端子３００、３０１はそれぞれ信
号“１”、“０”を出力する。また、ｎＭＯＳ１はオ
ン、ｎＭＯＳ２はオフ、ｐＭＯＳ１１はオフ、ｐＭＯＳ
１２はオフし、ＴＧ４１はオンになる。その結果出力端
子３０２は“１”を出力する。
【００１７】入力端子２０１に信号“１”を入力し、入
力端子２０２に信号“０”を入力したとき、インバータ
２１、２２により出力端子３００、３０１はそれぞれ信
号“０”、“１”を出力する。また、ｎＭＯＳ１はオ
フ、ｎＭＯＳ２はオン、ｐＭＯＳ１１はオン、ｐＭＯＳ
１２はオンし、ＴＧ４１はオフになる。その結果出力端
子３０２は“１”を出力する。
力端子２０２に信号“０”を入力したとき、インバータ
２１、２２により出力端子３００、３０１はそれぞれ信
号“０”、“１”を出力する。また、ｎＭＯＳ１はオ
フ、ｎＭＯＳ２はオン、ｐＭＯＳ１１はオン、ｐＭＯＳ
１２はオンし、ＴＧ４１はオフになる。その結果出力端
子３０２は“１”を出力する。
【００１８】入力端子２０１に信号“１”を入力し、入
力端子２０２に信号“１”を入力したとき、インバータ
２１、２２により出力端子３００、３０１はそれぞれ信
号“０”、“０”を出力する。また、ｎＭＯＳ１はオ
フ、ｎＭＯＳ２はオフ、ｐＭＯＳ１１はオン、ｐＭＯＳ
１２はオフし、ＴＧ４１はオンになる。その結果出力端
子３０２は“０”を出力する。
力端子２０２に信号“１”を入力したとき、インバータ
２１、２２により出力端子３００、３０１はそれぞれ信
号“０”、“０”を出力する。また、ｎＭＯＳ１はオ
フ、ｎＭＯＳ２はオフ、ｐＭＯＳ１１はオン、ｐＭＯＳ
１２はオフし、ＴＧ４１はオンになる。その結果出力端
子３０２は“０”を出力する。
【００１９】ところで、通常、入力端子２０１及び２０
２に入力される信号は同時には来ないため、例えば、ｐ
ＭＯＳ１１がオンになるときｐＭＯＳ１２がオフであれ
ばｐＭＯＳ１１に貫通電流が流れない。同様に例えば、
ｎＭＯＳ１がオンになってもｎＭＯＳ２がオフであれば
ｎＭＯＳ２に貫通電流は流れない。
２に入力される信号は同時には来ないため、例えば、ｐ
ＭＯＳ１１がオンになるときｐＭＯＳ１２がオフであれ
ばｐＭＯＳ１１に貫通電流が流れない。同様に例えば、
ｎＭＯＳ１がオンになってもｎＭＯＳ２がオフであれば
ｎＭＯＳ２に貫通電流は流れない。
【００２０】次に図２に示す反転セレクタ回路の動作を
説明する。
説明する。
【００２１】入力端子２０５に与えられた信号によっ
て、入力端子２０３及び入力端子２０４に与えられた信
号のうちどちらかが選択される。つまり、入力端子２０
５に与えられた信号がＨｉｇｈレベルであるとき、入力
端子２０３に与えられた信号が選択され、出力端子３０
３には入力端子２０３に与えられた信号の反転信号が出
力される。また、入力端子２０５に与えられた信号がＬ
ｏｗレベルであるとき、入力端子２０４に与えられた信
号が選択され、出力端子３０３には入力端子２０４に与
えられた信号の反転信号が出力される。
て、入力端子２０３及び入力端子２０４に与えられた信
号のうちどちらかが選択される。つまり、入力端子２０
５に与えられた信号がＨｉｇｈレベルであるとき、入力
端子２０３に与えられた信号が選択され、出力端子３０
３には入力端子２０３に与えられた信号の反転信号が出
力される。また、入力端子２０５に与えられた信号がＬ
ｏｗレベルであるとき、入力端子２０４に与えられた信
号が選択され、出力端子３０３には入力端子２０４に与
えられた信号の反転信号が出力される。
【００２２】入力端子２０５に信号“０”を入力したと
き、ｎＭＯＳ４はオフ、ｐＭＯＳ１４はオフ、ｎＭＯＳ
６はオン、ｐＭＯＳ１６はオンとなる。ｎＭＯＳ４、ｐ
ＭＯＳ１４はオフなので、ｎＭＯＳ３、ｐＭＯＳ１３は
ゲート電圧がどうであろうとも電流は流れず、その結
果、入力端子２０３によって出力は影響されない。ここ
で、入力端子２０４に信号“０”が入力されたとき、ｎ
ＭＯＳ５はオフ、ｐＭＯＳ１５はオンとなるので、出力
端子３０３からは信号“１”が出力される。反対に、入
力端子２０４に信号“１”が入力されたとき、ｎＭＯＳ
５はオン、ｐＭＯＳ１５はオフとなるので、出力端子３
０３からは信号“０”が出力される。
き、ｎＭＯＳ４はオフ、ｐＭＯＳ１４はオフ、ｎＭＯＳ
６はオン、ｐＭＯＳ１６はオンとなる。ｎＭＯＳ４、ｐ
ＭＯＳ１４はオフなので、ｎＭＯＳ３、ｐＭＯＳ１３は
ゲート電圧がどうであろうとも電流は流れず、その結
果、入力端子２０３によって出力は影響されない。ここ
で、入力端子２０４に信号“０”が入力されたとき、ｎ
ＭＯＳ５はオフ、ｐＭＯＳ１５はオンとなるので、出力
端子３０３からは信号“１”が出力される。反対に、入
力端子２０４に信号“１”が入力されたとき、ｎＭＯＳ
５はオン、ｐＭＯＳ１５はオフとなるので、出力端子３
０３からは信号“０”が出力される。
【００２３】入力端子２０５に信号“１”を入力したと
き、ｎＭＯＳ４はオン、ｐＭＯＳ１４はオン、ｎＭＯＳ
６はオフ、ｐＭＯＳ１６はオフとなる。ｎＭＯＳ６、ｐ
ＭＯＳ１６はオフなので、ｎＭＯＳ５、ｐＭＯＳ１５は
ゲート電圧がどうであろうとも電流は流れず、その結
果、入力端子２０４によって出力は影響されない。ここ
で、入力端子２０３に信号“０”が入力されたとき、ｎ
ＭＯＳ３はオフ、ｐＭＯＳ１３はオンとなるので、出力
端子３０３からは信号“１”が出力される。反対に、入
力端子２０４に信号“１”が入力されたとき、ｎＭＯＳ
３はオン、ｐＭＯＳ１３はオフとなるので、出力端子３
０３からは信号“０”が出力される。
き、ｎＭＯＳ４はオン、ｐＭＯＳ１４はオン、ｎＭＯＳ
６はオフ、ｐＭＯＳ１６はオフとなる。ｎＭＯＳ６、ｐ
ＭＯＳ１６はオフなので、ｎＭＯＳ５、ｐＭＯＳ１５は
ゲート電圧がどうであろうとも電流は流れず、その結
果、入力端子２０４によって出力は影響されない。ここ
で、入力端子２０３に信号“０”が入力されたとき、ｎ
ＭＯＳ３はオフ、ｐＭＯＳ１３はオンとなるので、出力
端子３０３からは信号“１”が出力される。反対に、入
力端子２０４に信号“１”が入力されたとき、ｎＭＯＳ
３はオン、ｐＭＯＳ１３はオフとなるので、出力端子３
０３からは信号“０”が出力される。
【００２４】ところで、通常入力端子２０５及び２０
３、２０４に入力される信号は同時には来ないため、例
えば、ｐＭＯＳ１３がオンになるときｐＭＯＳ１４がオ
フであればｐＭＯＳ１３に貫通電流が流れない。同様に
例えば、ｎＭＯＳ３がオンになってもｎＭＯＳ４がオフ
であればｎＭＯＳ３に貫通電流は流れない。
３、２０４に入力される信号は同時には来ないため、例
えば、ｐＭＯＳ１３がオンになるときｐＭＯＳ１４がオ
フであればｐＭＯＳ１３に貫通電流が流れない。同様に
例えば、ｎＭＯＳ３がオンになってもｎＭＯＳ４がオフ
であればｎＭＯＳ３に貫通電流は流れない。
【００２５】通常インバータ回路は図１０に示す構造で
ある。入力端子２４４に信号“０”が入力されると、ｎ
ＭＯＳ７はオフし、ｐＭＯＳ１７はオンする。その結果
出力端子３３８は信号“１”を出力する。入力端子２４
４に信号“１”が入力されると、ｎＭＯＳ７はオンし、
ｐＭＯＳ１７はオフする。その結果出力端子３３８は信
号“０”を出力する。ここで、ｎＭＯＳ７のゲートとｐ
ＭＯＳ１７のゲートは直接接続されているので、例え
ば、ゲートの電位がＬｏｗからＨｉｇｈに変わるとき、
ｎＭＯＳ７はオンしようとし、ｐＭＯＳ１７はオフしよ
うとする過渡期にｐＭＯＳ１７はオフしきれていないの
で、ここに貫通電流が流れる。
ある。入力端子２４４に信号“０”が入力されると、ｎ
ＭＯＳ７はオフし、ｐＭＯＳ１７はオンする。その結果
出力端子３３８は信号“１”を出力する。入力端子２４
４に信号“１”が入力されると、ｎＭＯＳ７はオンし、
ｐＭＯＳ１７はオフする。その結果出力端子３３８は信
号“０”を出力する。ここで、ｎＭＯＳ７のゲートとｐ
ＭＯＳ１７のゲートは直接接続されているので、例え
ば、ゲートの電位がＬｏｗからＨｉｇｈに変わるとき、
ｎＭＯＳ７はオンしようとし、ｐＭＯＳ１７はオフしよ
うとする過渡期にｐＭＯＳ１７はオフしきれていないの
で、ここに貫通電流が流れる。
【００２６】図５に示した従来のＸＯＲ回路のインバー
タ２６に流れる貫通電流が、先に説明したように、図１
の本発明のＸＯＲ回路では低減される。
タ２６に流れる貫通電流が、先に説明したように、図１
の本発明のＸＯＲ回路では低減される。
【００２７】同様に、図６に示した従来のセレクタ回路
のインバータ２８、２９に流れる貫通電流が、先に説明
したように、図２の本発明の反転セレクタ回路では低減
される。
のインバータ２８、２９に流れる貫通電流が、先に説明
したように、図２の本発明の反転セレクタ回路では低減
される。
【００２８】よって、図１、図２に示したＸＯＲ回路、
反転セレクタ回路を用いて構成した図３の様な全加算器
は図７に示したような従来の全加算器より貫通電流が低
減された分だけ、消費電流は低減できる。
反転セレクタ回路を用いて構成した図３の様な全加算器
は図７に示したような従来の全加算器より貫通電流が低
減された分だけ、消費電流は低減できる。
【００２９】図４に本発明の別の実施例である４−２加
算回路を示す。この回路の真理値表を図１２に示す。図
４中のＸＯＲ回路１０３、１０４、１０５、１０６は図
１に示すＸＯＲ回路を用い、反転セレクタ回路１１２、
１１３は図２に示す反転セレクタ回路を示す。この４−
２加算回路でキャリ出力Ｃｙ（３０７）は次段の同じ４
−２加算回路へ繰り越される。またキャリ入力Ｃｉｎに
は図４の上方に隣接して接続する同じ構造の４−２加算
回路からのキャリが入力される。キャリ出力Ｃｏｕｔか
らは図４の下方に隣接して接続する同じ構造の４−２加
算回路へ出力する。
算回路を示す。この回路の真理値表を図１２に示す。図
４中のＸＯＲ回路１０３、１０４、１０５、１０６は図
１に示すＸＯＲ回路を用い、反転セレクタ回路１１２、
１１３は図２に示す反転セレクタ回路を示す。この４−
２加算回路でキャリ出力Ｃｙ（３０７）は次段の同じ４
−２加算回路へ繰り越される。またキャリ入力Ｃｉｎに
は図４の上方に隣接して接続する同じ構造の４−２加算
回路からのキャリが入力される。キャリ出力Ｃｏｕｔか
らは図４の下方に隣接して接続する同じ構造の４−２加
算回路へ出力する。
【００３０】図９に従来の４−２加算回路の例を示す。
この回路のＸＯＲ回路５７、５８、５９、６０は図５の
様な回路を用い、セレクタ回路１２２、１２３は図６の
様な回路を用いる。
この回路のＸＯＲ回路５７、５８、５９、６０は図５の
様な回路を用い、セレクタ回路１２２、１２３は図６の
様な回路を用いる。
【００３１】この場合も、図４の様な４−２加算回路
は、貫通電流を低減させたＸＯＲ回路、反転セレクタ回
路を用いて構成できるため、従来の４−２加算器よりも
消費電力を低減できる。
は、貫通電流を低減させたＸＯＲ回路、反転セレクタ回
路を用いて構成できるため、従来の４−２加算器よりも
消費電力を低減できる。
【００３２】なお、図１の実施例では、入力端子２０１
をＩＮ１、出力端子３００をＩＮ１＿、入力端子２０２
をＩＮ２、出力端子ＩＮ２＿としたが、入力端子２０１
をＩＮ２、出力端子３００をＩＮ２＿、入力端子２０２
をＩＮ１、出力端子３０１をＩＮ１＿としても良い。ま
た、ｐＭＯＳ１１とｐＭＯＳ１２の位置は交換してもよ
い。同様にｎＭＯＳ１とｎＭＯＳ２の位置も交換しても
よい。
をＩＮ１、出力端子３００をＩＮ１＿、入力端子２０２
をＩＮ２、出力端子ＩＮ２＿としたが、入力端子２０１
をＩＮ２、出力端子３００をＩＮ２＿、入力端子２０２
をＩＮ１、出力端子３０１をＩＮ１＿としても良い。ま
た、ｐＭＯＳ１１とｐＭＯＳ１２の位置は交換してもよ
い。同様にｎＭＯＳ１とｎＭＯＳ２の位置も交換しても
よい。
【００３３】また、図２の実施例ではｐＭＯＳ１３とｐ
ＭＯＳ１４の位置は交換しても良い。同様に、ｐＭＯＳ
１５とｐＭＯＳ１６の位置も交換して良い。さらに、ｎ
ＭＯＳ３とｎＭＯＳ４の位置は交換して良く、ｎＭＯＳ
５の位置とｎＭＯＳ６の位置も交換して良い。
ＭＯＳ１４の位置は交換しても良い。同様に、ｐＭＯＳ
１５とｐＭＯＳ１６の位置も交換して良い。さらに、ｎ
ＭＯＳ３とｎＭＯＳ４の位置は交換して良く、ｎＭＯＳ
５の位置とｎＭＯＳ６の位置も交換して良い。
【００３４】
【発明の効果】以上、説明してきたように本発明の構成
を用いて、全加算器を構成することにより、全加算器の
電力を低減する事ができる。
を用いて、全加算器を構成することにより、全加算器の
電力を低減する事ができる。
【図１】本発明のＸＯＲ回路の実施例を示す図である。
【図２】本発明の反転セレクタの実施例を示す図であ
る。
る。
【図３】本発明の全加算器の実施例を示す図である。
【図４】本発明の４−２加算器の実施例を示す図であ
る。
る。
【図５】従来のＸＯＲ回路の構成を示す図である。
【図６】従来のセレクタ回路の構成を示す図である。
【図７】従来の全加算器の構成の第１の例を示す図であ
る。
る。
【図８】従来の全加算器の構成の第２の例を示す図であ
る。
る。
【図９】従来の４−２加算器の構成の例を示す図であ
る。
る。
【図１０】インバータの構成を示す図である。
【図１１】全加算器の真理値表を示す図である。
【図１２】４−２加算器の真理値表を示す図である。
１〜７ ｎＭＯＳトランジスタ １１〜１７ ｐＭＯＳトランジスタ ２１〜３１ インバータ回路 ４１〜４５ トランスファゲート回路 ５１〜６０ 図５に示す様な従来のＸＯＲ回路 ７１〜７３ ＮＡＮＤ回路 １０１〜１０６ 図１に示す本発明のＸＯＲ回路 １１１〜１１３ 図２に示す本発明の反転セレクタ回路 １２１〜１２３ 図６に示す様な従来のセレクタ回路 ２０１〜２４４ 入力端子 ３００〜３３８ 出力端子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/21 Ｈ０３Ｋ 3/356 Ｚ
Claims (4)
- 【請求項１】入力端が第１の入力端子に接続され、出力
端が第１の出力端子に接続された第１のインバータ回路
と、入力端が第２の入力端子に接続され、出力端が第２
の出力端子に接続された第２のインバータ回路と、第２
の入力端子と第２の出力端子に２つのコントロール端が
接続され、入力端が第１の出力端子に接続され、出力端
が第３の出力端子に接続されたトランスファゲート回路
と、ゲートが第１の出力端子に接続され、ソースが第１
の電源端子に接続された第１のｐＭＯＳトランジスタ
と、ゲートが第１の出力端子に接続され、ソースが第２
の電源端子に接続された第１のｎＭＯＳトランジスタ
と、ゲートが第２の入力端子（または第２の出力端子）
に接続され、ソースが第１のｐＭＯＳトランジスタのド
レインに接続され、ドレインが第３の出力端子に接続さ
れた第２のｐＭＯＳトランジスタと、ゲートが第２の出
力端子（または第２の入力端子）に接続され、ソースが
第１のｎＭＯＳトランジスタのドレインに接続され、ド
レインが第３の出力端子に接続された第２のｎＭＯＳト
ランジスタとを備えたＸＯＲ回路。 - 【請求項２】入力端が第１の入力端子に接続された第１
のインバータ回路と、ゲートが第２の入力端子に接続さ
れ、ソースが第１の電源端子に接続された第１のｐＭＯ
Ｓトランジスタと、ゲートが第２の入力端子に接続さ
れ、ソースが第２の電源端子に接続された第１のｎＭＯ
Ｓトランジスタと、ゲートが第１のインバータの出力端
に接続され、ソースが第１のｐＭＯＳトランジスタのド
レインに接続され、ドレインが第１の出力端子に接続さ
れた第２のｐＭＯＳトランジスタと、ゲートが第１の入
力端子に接続され、ソースが第１のｎＭＯＳトランジス
タのドレインに接続され、ドレインが第１の出力端子に
接続された第２のｎＭＯＳトランジスタと、ゲートが第
３の入力端子に接続され、ソースが第１の電源端子に接
続された第３のｐＭＯＳトランジスタと、ゲートが第３
の入力端子に接続され、ソースが第２の電源端子に接続
された第３のｎＭＯＳトランジスタと、ゲートが第１の
入力端子に接続され、ソースが第３のｐＭＯＳトランジ
スタのドレインに接続され、ドレインが第１の出力端子
に接続された第４のｐＭＯＳトランジスタと、ゲートが
第１のインバータの出力端に接続され、ソースが第３の
ｎＭＯＳトランジスタのドレインに接続され、ドレイン
が第１の出力端子に接続された第４のｎＭＯＳトランジ
スタとを備えた反転セレクタ回路。 - 【請求項３】第１の入力端が第１の入力端子に接続さ
れ、第２の入力端が第２の入力端子に接続され、演算結
果出力端と第２の入力端子からの入力信号の反転信号出
力端を有する請求項１の構成をもった第１のＸＯＲ回路
と、 第１の入力端が第１のＸＯＲ回路の演算結果出力端に接
続され、第２の入力端が第３の入力端子に接続され、演
算結果出力端と第３の入力端子からの入力信号の反転信
号出力端を有し、この演算結果出力端が加算出力端子に
接続された請求項１のＸＯＲ回路の構成をもった第２の
ＸＯＲ回路と、 第２の入力端が第２のＸＯＲ回路の反転信号出力端に接
続され、第３の入力端が第１のＸＯＲ回路の反転信号出
力端に接続され、第１の入力端が第１のＸＯＲ回路の演
算結果出力端に接続され、第１の出力端がキャリ出力端
子に接続された請求項２の反転セレクタ回路の構成をも
った反転セレクタ回路とを備えた全加算回路。 - 【請求項４】第１の入力端が第１の入力端子に接続さ
れ、第２の入力端が第２の入力端子に接続され、演算結
果出力端と第２の入力端子からの入力信号の反転信号出
力端を有する請求項１のＸＯＲ回路の構成をもった第１
のＸＯＲ回路と、 第１の入力端が第３の入力端子に接続され、第２の入力
端が第４の入力端子に接続され、演算結果出力端と第３
の入力端子からの入力を反転する第１の反転信号出力端
と第４の入力端子からの入力を反転する第２の反転信号
出力端とを有する請求項１のＸＯＲ回路の構成をもった
第２のＸＯＲ回路と、 第１の入力端を第１のＸＯＲ回路の演算結果出力端に接
続し、第２の入力端を第２のＸＯＲ回路の演算結果出力
端に接続し、演算結果出力端を有する、請求項１のＸＯ
Ｒ回路の構成をもった第３のＸＯＲ回路と、 選択信号入力端に第１のＸＯＲ回路の演算結果出力端を
接続し、第１の入力端に第２のＸＯＲ回路の第２の反転
信号出力端を接続し、第２の入力端に第１のＸＯＲ回路
の反転信号出力端を接続し、演算結果出力端に第１のキ
ャリ出力端子を接続した請求項２の反転セレクタ回路の
構成をもった第１の反転セレクタ回路と、 第１の入力端に第３のＸＯＲ回路の演算結果出力端を接
続し、第２の入力端にキャリ入力端子を接続し、演算結
果出力端に加算出力端子を接続した請求項１のＸＯＲ回
路の構成をもった第４のＸＯＲ回路と、 選択信号入力端に第３のＸＯＲ回路の演算結果出力端を
接続し、第１の入力端に第４のＸＯＲ回路の第２の反転
信号出力端を接続し、第２の入力端に第２のＸＯＲ回路
の第１の反転信号出力端を接続し、演算結果出力端に第
２のキャリ出力端子を接続した請求項２の反転セレクタ
回路の構成をもった第２の反転セレクタ回路とを備えた
４−２加算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214832A JP2636749B2 (ja) | 1994-09-08 | 1994-09-08 | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
| US08/524,808 US5687107A (en) | 1994-09-08 | 1995-09-07 | Exclusive-OR gate, an inverted type selector, and adders |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214832A JP2636749B2 (ja) | 1994-09-08 | 1994-09-08 | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0876976A JPH0876976A (ja) | 1996-03-22 |
| JP2636749B2 true JP2636749B2 (ja) | 1997-07-30 |
Family
ID=16662282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6214832A Expired - Fee Related JP2636749B2 (ja) | 1994-09-08 | 1994-09-08 | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
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| US5955898A (en) * | 1997-06-30 | 1999-09-21 | Sun Microsystems, Inc. | Selector and decision wait using pass gate XOR |
| KR100476866B1 (ko) * | 1997-09-04 | 2005-08-29 | 삼성전자주식회사 | 컴플리멘탈모오스형전가산회로 |
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| KR102038047B1 (ko) * | 2013-07-10 | 2019-10-30 | 에스케이하이닉스 주식회사 | 전가산기 회로 |
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-
1994
- 1994-09-08 JP JP6214832A patent/JP2636749B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-07 US US08/524,808 patent/US5687107A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| US5687107A (en) | 1997-11-11 |
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