JPH0548410A - 雑音除去回路 - Google Patents
雑音除去回路Info
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- JPH0548410A JPH0548410A JP3206767A JP20676791A JPH0548410A JP H0548410 A JPH0548410 A JP H0548410A JP 3206767 A JP3206767 A JP 3206767A JP 20676791 A JP20676791 A JP 20676791A JP H0548410 A JPH0548410 A JP H0548410A
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- JP
- Japan
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- circuit
- switch
- signal
- noise
- logic
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】回路構成の複雑化、素子数の増加、パターン占
有面積の増大を招くことなく、正負両方向の雑音を除去
し得る雑音除去回路を提供する。 【構成】入力信号を所定時間遅延させて遅延信号を出力
する遅延回路10と、上記入力信号および遅延信号が入力
し、所定の論理処理を行う論理回路（11、12）と、第１
の電源ノードと出力ノード13との間に接続され、論理回
路の第１の出力信号によりスイッチ制御される第１のス
イッチ回路14と、出力ノードと第２の電源ノードとの間
に接続され、論理回路の第２の出力信号によりスイッチ
制御される第２のスイッチ回路15とを具備することを特
徴とする。
有面積の増大を招くことなく、正負両方向の雑音を除去
し得る雑音除去回路を提供する。 【構成】入力信号を所定時間遅延させて遅延信号を出力
する遅延回路10と、上記入力信号および遅延信号が入力
し、所定の論理処理を行う論理回路（11、12）と、第１
の電源ノードと出力ノード13との間に接続され、論理回
路の第１の出力信号によりスイッチ制御される第１のス
イッチ回路14と、出力ノードと第２の電源ノードとの間
に接続され、論理回路の第２の出力信号によりスイッチ
制御される第２のスイッチ回路15とを具備することを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に設け
られる雑音除去回路に係り、特に入力信号中に含まれる
正負両方向の雑音（ノイズ）成分を除去するための回路
に関する。
られる雑音除去回路に係り、特に入力信号中に含まれる
正負両方向の雑音（ノイズ）成分を除去するための回路
に関する。
【０００２】
【従来の技術】半導体集積回路に設けられる雑音除去回
路は、一般に、図５乃至図７に示すような回路が知られ
ている。
路は、一般に、図５乃至図７に示すような回路が知られ
ている。
【０００３】図５の雑音除去回路は、遅延回路51とアン
ドゲート52とから構成されている。この回路において
は、信号入力がアンドゲート52の一方の入力端に供給さ
れると共に遅延回路51に入力し、ここで所定時間遅延さ
れた遅延信号が前記アンドゲート52の他方の入力端に供
給され、上記アンドゲート52の出力ノードから出力信号
が得られる。この出力信号は、信号入力および遅延信号
が共に“Ｈ”レベルの時に“Ｈ”レベル、それ以外の時
は“Ｌ”レベルになる。
ドゲート52とから構成されている。この回路において
は、信号入力がアンドゲート52の一方の入力端に供給さ
れると共に遅延回路51に入力し、ここで所定時間遅延さ
れた遅延信号が前記アンドゲート52の他方の入力端に供
給され、上記アンドゲート52の出力ノードから出力信号
が得られる。この出力信号は、信号入力および遅延信号
が共に“Ｈ”レベルの時に“Ｈ”レベル、それ以外の時
は“Ｌ”レベルになる。
【０００４】従って、遅延回路51の遅延時間を雑音時間
より長く設定しておけば、正方向に変化する雑音（正方
向の雑音）を除去できる。なお、前記アンドゲート52に
代えてオアゲートを用いれば、負方向に変化する雑音
（負方向の雑音）を除去することができる。
より長く設定しておけば、正方向に変化する雑音（正方
向の雑音）を除去できる。なお、前記アンドゲート52に
代えてオアゲートを用いれば、負方向に変化する雑音
（負方向の雑音）を除去することができる。
【０００５】この雑音除去回路は、除去したい雑音のレ
ベルがハイ（“Ｈ”）レベルであるか、ロー（“Ｌ”）
レベルであるかが予め判明している場合に好適である
が、正負両方向の雑音に対処することができない。つま
り、“Ｈ”レベル側の雑音に対する除去を行うか“Ｌ”
レベル側の雑音に対する除去を行うかに応じて２つの回
路を使い分ける必要がある。図６および図７は、正負両
方向の雑音を除去し得るように構成された雑音除去回路
の従来例を示す回路図である。図６の回路は、正方向の
雑音を除去する第１の雑音除去回路61と負方向の雑音を
除去する第２の雑音除去回路62とをカスケード接続して
いる。図７の回路は、入力信号と二段の遅延回路71、72
の各出力とを多数決論理回路73に入力して多数決論理を
とるようにしている。しかし、図６および図７は、回路
構成が複雑化し、素子数の増加やパターン占有面積の増
大を招くという問題がある。
ベルがハイ（“Ｈ”）レベルであるか、ロー（“Ｌ”）
レベルであるかが予め判明している場合に好適である
が、正負両方向の雑音に対処することができない。つま
り、“Ｈ”レベル側の雑音に対する除去を行うか“Ｌ”
レベル側の雑音に対する除去を行うかに応じて２つの回
路を使い分ける必要がある。図６および図７は、正負両
方向の雑音を除去し得るように構成された雑音除去回路
の従来例を示す回路図である。図６の回路は、正方向の
雑音を除去する第１の雑音除去回路61と負方向の雑音を
除去する第２の雑音除去回路62とをカスケード接続して
いる。図７の回路は、入力信号と二段の遅延回路71、72
の各出力とを多数決論理回路73に入力して多数決論理を
とるようにしている。しかし、図６および図７は、回路
構成が複雑化し、素子数の増加やパターン占有面積の増
大を招くという問題がある。
【０００６】
【発明が解決しようとする課題】上記したように正負両
方向の雑音を除去し得るように構成された従来の雑音除
去回路は、回路構成が複雑化し、素子数の増加やパター
ン占有面積の増大を招くという問題があった。
方向の雑音を除去し得るように構成された従来の雑音除
去回路は、回路構成が複雑化し、素子数の増加やパター
ン占有面積の増大を招くという問題があった。
【０００７】本発明は上記の問題点を解決すべくなされ
たもので、回路構成の複雑化、素子数の増加、パターン
占有面積の増大を招くことなく、正負両方向の雑音を除
去し得る雑音除去回路を提供することを目的とする。
たもので、回路構成の複雑化、素子数の増加、パターン
占有面積の増大を招くことなく、正負両方向の雑音を除
去し得る雑音除去回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の雑音除去回路
は、入力信号を所定時間遅延させて遅延信号を出力する
遅延回路と、上記入力信号および遅延信号が入力し、所
定の論理処理を行う論理回路と、第１の電源ノードと出
力ノードとの間に接続され、前記論理回路の第１の出力
信号によりスイッチ制御される第１のスイッチ回路と、
前記出力ノードと第２の電源ノードとの間に接続され、
前記論理回路の第２の出力信号によりスイッチ制御され
る第２のスイッチ回路とを具備することを特徴とする。
は、入力信号を所定時間遅延させて遅延信号を出力する
遅延回路と、上記入力信号および遅延信号が入力し、所
定の論理処理を行う論理回路と、第１の電源ノードと出
力ノードとの間に接続され、前記論理回路の第１の出力
信号によりスイッチ制御される第１のスイッチ回路と、
前記出力ノードと第２の電源ノードとの間に接続され、
前記論理回路の第２の出力信号によりスイッチ制御され
る第２のスイッチ回路とを具備することを特徴とする。
【０００９】
【作用】入力信号および遅延信号の論理レベルが同じ時
には第１のスイッチ回路および第２のスイッチ回路が相
補的にスイッチ制御され、出力ノードから出力信号が得
られる。これに対して、入力信号および遅延信号の論理
レベルが異なる時には、第１のスイッチ回路および第２
のスイッチ回路がそれぞれオフ状態に制御され、出力ノ
ードの出力信号は直前のレベルが寄生負荷容量によりダ
イナミックに保持される。
には第１のスイッチ回路および第２のスイッチ回路が相
補的にスイッチ制御され、出力ノードから出力信号が得
られる。これに対して、入力信号および遅延信号の論理
レベルが異なる時には、第１のスイッチ回路および第２
のスイッチ回路がそれぞれオフ状態に制御され、出力ノ
ードの出力信号は直前のレベルが寄生負荷容量によりダ
イナミックに保持される。
【００１０】従って、入力信号中に正負どちらの方向の
雑音が含まれた時でも、この雑音が遅延回路の遅延時間
より短時間であれば、この雑音の期間は入力信号および
遅延信号の論理レベルが異なるので出力ノードは直前の
レベルがダイナミックに保持されるようになり、正負両
方向の雑音を除去することが可能になる。
雑音が含まれた時でも、この雑音が遅延回路の遅延時間
より短時間であれば、この雑音の期間は入力信号および
遅延信号の論理レベルが異なるので出力ノードは直前の
レベルがダイナミックに保持されるようになり、正負両
方向の雑音を除去することが可能になる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１２】図１は、本発明の雑音除去回路の基本構成
を示している。この回路において、10は入力信号を所定
時間遅延させて遅延信号を出力する遅延回路である。11
は上記入力信号および遅延信号が入力し、所定の第１の
論理処理を行う第１の論理回路である。12は前記入力信
号および遅延信号が入力し、所定の第２の論理処理を行
う第２の論理回路である。13は出力ノード、14は第１の
電源（高電位側電源Ｖcc）ノードと上記出力ノード13と
の間に接続され、前記第１の論理回路11の出力信号によ
りスイッチ制御される第１のスイッチ回路であり、本例
では絶縁ゲート型（ＭＯＳ型）のＰチャネルトランジス
タが用いられている。15は前記出力ノード13と第２の電
源（接地電位Ｖss）ノードとの間に接続され、前記第２
の論理回路12の出力信号によりスイッチ制御される第２
のスイッチ回路であり、本例ではＮチャネルトランジス
タが用いられている。16は前記出力ノード13とＶssノー
ドとの間の寄生負荷容量である。
を示している。この回路において、10は入力信号を所定
時間遅延させて遅延信号を出力する遅延回路である。11
は上記入力信号および遅延信号が入力し、所定の第１の
論理処理を行う第１の論理回路である。12は前記入力信
号および遅延信号が入力し、所定の第２の論理処理を行
う第２の論理回路である。13は出力ノード、14は第１の
電源（高電位側電源Ｖcc）ノードと上記出力ノード13と
の間に接続され、前記第１の論理回路11の出力信号によ
りスイッチ制御される第１のスイッチ回路であり、本例
では絶縁ゲート型（ＭＯＳ型）のＰチャネルトランジス
タが用いられている。15は前記出力ノード13と第２の電
源（接地電位Ｖss）ノードとの間に接続され、前記第２
の論理回路12の出力信号によりスイッチ制御される第２
のスイッチ回路であり、本例ではＮチャネルトランジス
タが用いられている。16は前記出力ノード13とＶssノー
ドとの間の寄生負荷容量である。
【００１３】前記第１の論理回路11および第２の論理回
路12は、前記入力信号および遅延信号の論理レベルが同
じ時には前記第１のスイッチ回路14および第２のスイッ
チ回路15を相補的にスイッチ制御し、前記入力信号およ
び遅延信号の論理レベルが異なる時には前記第１のスイ
ッチ回路14および第２のスイッチ回路15をそれぞれオフ
状態に制御するように構成されている。
路12は、前記入力信号および遅延信号の論理レベルが同
じ時には前記第１のスイッチ回路14および第２のスイッ
チ回路15を相補的にスイッチ制御し、前記入力信号およ
び遅延信号の論理レベルが異なる時には前記第１のスイ
ッチ回路14および第２のスイッチ回路15をそれぞれオフ
状態に制御するように構成されている。
【００１４】上記構成の雑音除去回路によれば、入力信
号および遅延信号の論理レベルが同じ時には第１のスイ
ッチ回路14および第２のスイッチ回路15が相補的にスイ
ッチ制御され、出力ノード13から出力信号が得られる。
これに対して、入力信号および遅延信号の論理レベルが
異なる時には、第１のスイッチ回路14および第２のスイ
ッチ回路15がそれぞれオフ状態に制御される。これによ
り、出力ノード13はハイインピーダンス状態になるが、
直前のレベルが寄生負荷容量16によりダイナミックに保
持される。
号および遅延信号の論理レベルが同じ時には第１のスイ
ッチ回路14および第２のスイッチ回路15が相補的にスイ
ッチ制御され、出力ノード13から出力信号が得られる。
これに対して、入力信号および遅延信号の論理レベルが
異なる時には、第１のスイッチ回路14および第２のスイ
ッチ回路15がそれぞれオフ状態に制御される。これによ
り、出力ノード13はハイインピーダンス状態になるが、
直前のレベルが寄生負荷容量16によりダイナミックに保
持される。
【００１５】従って、入力信号中に正負どちらの方向の
雑音が含まれた時でも、この雑音が遅延回路10の遅延時
間より短時間であれば、この雑音の期間は入力信号およ
び遅延信号の論理レベルが異なるので出力ノード13は直
前のレベルがダイナミックに保持されるようになり、正
負両方向の雑音を除去することが可能になる。図２は、
図１の雑音除去回路の第１実施例を示す回路図である。
雑音が含まれた時でも、この雑音が遅延回路10の遅延時
間より短時間であれば、この雑音の期間は入力信号およ
び遅延信号の論理レベルが異なるので出力ノード13は直
前のレベルがダイナミックに保持されるようになり、正
負両方向の雑音を除去することが可能になる。図２は、
図１の雑音除去回路の第１実施例を示す回路図である。
【００１６】この回路においては、第１の論理回路とし
て二入力のナンド回路21、第２の論理回路として二入力
のノア回路22が用いられており、図１中と同一部分には
図１中と同一符号を付している。図３は、図２の回路の
雑音除去動作例を示す波形図である。
て二入力のナンド回路21、第２の論理回路として二入力
のノア回路22が用いられており、図１中と同一部分には
図１中と同一符号を付している。図３は、図２の回路の
雑音除去動作例を示す波形図である。
【００１７】いま、入力信号および遅延信号が共に
“Ｌ”レベルの時、ナンド回路21およびノア回路22の各
出力は“Ｈ”レベルになり、Ｐチャネルトランジスタ14
はオフ、Ｎチャネルトランジスタ15はオン状態に制御さ
れ、出力ノード13には入力信号と同じ“Ｌ”レベルの出
力信号が得られる。
“Ｌ”レベルの時、ナンド回路21およびノア回路22の各
出力は“Ｈ”レベルになり、Ｐチャネルトランジスタ14
はオフ、Ｎチャネルトランジスタ15はオン状態に制御さ
れ、出力ノード13には入力信号と同じ“Ｌ”レベルの出
力信号が得られる。
【００１８】そして、上記“Ｌ”レベルの入力信号中に
“Ｈ”レベルの雑音がｔ1 期間だけ含まれた場合、遅延
回路10の遅延時間後に遅延信号に“Ｈ”レベルの雑音が
ｔ1だけ期間含まれる。しかし、上記雑音の期間ｔ1が上
記遅延時間より短時間であれば、雑音の期間ｔ1 は、ナ
ンド回路21の出力は“Ｈ”レベルのままであってＰチャ
ネルトランジスタ14はオフ状態のままであるが、ノア回
路22の出力は“Ｌ”レベルに反転してＮチャネルトラン
ジスタ15もオフ状態に反転するので、出力ノード13は直
前のレベルがダイナミックに保持されるようになる。
“Ｈ”レベルの雑音がｔ1 期間だけ含まれた場合、遅延
回路10の遅延時間後に遅延信号に“Ｈ”レベルの雑音が
ｔ1だけ期間含まれる。しかし、上記雑音の期間ｔ1が上
記遅延時間より短時間であれば、雑音の期間ｔ1 は、ナ
ンド回路21の出力は“Ｈ”レベルのままであってＰチャ
ネルトランジスタ14はオフ状態のままであるが、ノア回
路22の出力は“Ｌ”レベルに反転してＮチャネルトラン
ジスタ15もオフ状態に反転するので、出力ノード13は直
前のレベルがダイナミックに保持されるようになる。
【００１９】次に、入力信号が“Ｈ”レベルに立ち上が
ってから遅延信号が“Ｈ”レベルに立ち上がるまでの期
間では、ナンド回路21の出力は“Ｈ”レベルのままであ
ってＰチャネルトランジスタ14はオフ状態のままである
が、ノア回路22の出力は“Ｌ”レベルに反転してＮチャ
ネルトランジスタ15もオフ状態に反転するので、出力ノ
ード13は直前のレベルがダイナミックに保持されるよう
になる。
ってから遅延信号が“Ｈ”レベルに立ち上がるまでの期
間では、ナンド回路21の出力は“Ｈ”レベルのままであ
ってＰチャネルトランジスタ14はオフ状態のままである
が、ノア回路22の出力は“Ｌ”レベルに反転してＮチャ
ネルトランジスタ15もオフ状態に反転するので、出力ノ
ード13は直前のレベルがダイナミックに保持されるよう
になる。
【００２０】次に、遅延信号が“Ｈ”レベルに立ち上が
り、入力信号および遅延信号が共に“Ｈ”レベルになる
と、ナンド回路21およびノア回路22の各出力は“Ｌ”レ
ベルになり、Ｐチャネルトランジスタ14はオン、Ｎチャ
ネルトランジスタ15はオフ状態に制御され、出力ノード
13には入力信号と同じ“Ｈ”レベルの出力信号が得られ
る。
り、入力信号および遅延信号が共に“Ｈ”レベルになる
と、ナンド回路21およびノア回路22の各出力は“Ｌ”レ
ベルになり、Ｐチャネルトランジスタ14はオン、Ｎチャ
ネルトランジスタ15はオフ状態に制御され、出力ノード
13には入力信号と同じ“Ｈ”レベルの出力信号が得られ
る。
【００２１】そして、上記“Ｈ”レベルの入力信号中に
“Ｌ”レベルの雑音がｔ2 期間だけ含まれた場合、遅延
回路10の遅延時間後に遅延信号に“Ｌ”レベルの雑音が
ｔ2だけ期間含まれる。しかし、上記雑音の期間ｔ2が上
記遅延時間より短時間であれば、雑音の期間ｔ2 は、ノ
ア回路22の出力は“Ｌ”レベルのままであってＮチャネ
ルトランジスタ15はオフ状態のままであるが、ナンド回
路21の出力は“Ｈ”レベルに反転してＰチャネルトラン
ジスタ14もオフ状態に反転するので、出力ノード13は直
前のレベルがダイナミックに保持されるようになる。
“Ｌ”レベルの雑音がｔ2 期間だけ含まれた場合、遅延
回路10の遅延時間後に遅延信号に“Ｌ”レベルの雑音が
ｔ2だけ期間含まれる。しかし、上記雑音の期間ｔ2が上
記遅延時間より短時間であれば、雑音の期間ｔ2 は、ノ
ア回路22の出力は“Ｌ”レベルのままであってＮチャネ
ルトランジスタ15はオフ状態のままであるが、ナンド回
路21の出力は“Ｈ”レベルに反転してＰチャネルトラン
ジスタ14もオフ状態に反転するので、出力ノード13は直
前のレベルがダイナミックに保持されるようになる。
【００２２】上記実施例の雑音除去回路によれば、図７
あるいは図８に示した従来例の雑音除去回路と比べて、
回路構成が簡単であり、使用素子数が少なくて済み、パ
ターン占有面積の増大を招くことがない。図４は、図１
の雑音除去回路の第２実施例を示す回路図である。
あるいは図８に示した従来例の雑音除去回路と比べて、
回路構成が簡単であり、使用素子数が少なくて済み、パ
ターン占有面積の増大を招くことがない。図４は、図１
の雑音除去回路の第２実施例を示す回路図である。
【００２３】この回路においては、第１の論理回路とし
て二入力のオア回路41、第２の論理回路として二入力の
アンド回路42が用いられており、図１中と同一部分には
図１中と同一符号を付している。
て二入力のオア回路41、第２の論理回路として二入力の
アンド回路42が用いられており、図１中と同一部分には
図１中と同一符号を付している。
【００２４】この回路の動作は、図３を参照して前述し
た図２の回路の動作と基本的に同様であるが、入力信号
および遅延信号の論理レベルが同じ時には第１のスイッ
チ回路14および第２のスイッチ回路15が相補的にスイッ
チ制御され、出力ノード13には入力信号の論理レベルと
は逆の論理レベルの出力信号が得られる。
た図２の回路の動作と基本的に同様であるが、入力信号
および遅延信号の論理レベルが同じ時には第１のスイッ
チ回路14および第２のスイッチ回路15が相補的にスイッ
チ制御され、出力ノード13には入力信号の論理レベルと
は逆の論理レベルの出力信号が得られる。
【００２５】
【発明の効果】上述したように本発明によれば、回路構
成の複雑化、素子数の増加、パターン占有面積の増大を
招くことなく、正負両方向の雑音を除去し得る雑音除去
回路を実現できる。
成の複雑化、素子数の増加、パターン占有面積の増大を
招くことなく、正負両方向の雑音を除去し得る雑音除去
回路を実現できる。
【図面の簡単な説明】
【図１】本発明の雑音除去回路の基本構成を示すブロッ
ク図。
ク図。
【図２】図１の雑音除去回路の第１実施例を示す回路
図。
図。
【図３】図２の回路の雑音除去動作の一例を示す波形
図。
図。
【図４】図１の雑音除去回路の第２実施例を示す回路
図。
図。
【図５】従来の雑音除去回路を示す回路図。
【図６】正負両方向の雑音を除去し得るように構成され
た雑音除去回路の従来例を示す回路図。
た雑音除去回路の従来例を示す回路図。
【図７】正負両方向の雑音を除去し得るように構成され
た雑音除去回路の他の従来例を示す回路図。
た雑音除去回路の他の従来例を示す回路図。
10…遅延回路、11…第１の論理回路、12…第２の論理回
路、13…出力ノード、14…第１のスイッチ回路、15…第
２のスイッチ回路、16…寄生負荷容量、21…ナンド回
路、22…ノア回路、41…オア回路、42…アンド回路。
路、13…出力ノード、14…第１のスイッチ回路、15…第
２のスイッチ回路、16…寄生負荷容量、21…ナンド回
路、22…ノア回路、41…オア回路、42…アンド回路。
Claims (4)
- 【請求項１】 入力信号を所定時間遅延させて遅延信号
を出力する遅延回路と、 上記入力信号および遅延信号が入力し、所定の論理処理
を行う論理回路と、 第１の電源ノードと出力ノードとの間に接続され、前記
論理回路の第１の出力信号によりスイッチ制御される第
１のスイッチ回路と、 前記出力ノードと第２の電源ノードとの間に接続され、
前記論理回路の第２の出力信号によりスイッチ制御され
る第２のスイッチ回路とを具備することを特徴とする雑
音除去回路。 - 【請求項２】 請求項１記載の雑音除去回路において、
前記論理回路は、前記入力信号および遅延信号の論理レ
ベルが同じ時には前記第１のスイッチ回路および第２の
スイッチ回路を相補的にスイッチ制御し、前記入力信号
および遅延信号の論理レベルが異なる時には前記第１の
スイッチ回路および第２のスイッチ回路をそれぞれオフ
状態に制御することを特徴とする雑音除去回路。 - 【請求項３】 請求項１または２記載の雑音除去回路に
おいて、前記論理回路は、前記第１のスイッチ回路をス
イッチ制御するナンド回路および前記第２のスイッチ回
路をスイッチ制御するノア回路を有し、前記第１のスイ
ッチ回路はＰチャネルＭＯＳトランジスタ、前記第２の
スイッチ回路はＮチャネルＭＯＳトランジスタであるこ
とを特徴とする雑音除去回路。 - 【請求項４】 請求項１または２記載の雑音除去回路に
おいて、前記論理回路は、前記第１のスイッチ回路をス
イッチ制御するオア回路および前記第２のスイッチ回路
をスイッチ制御するアンド回路を有し、前記第１のスイ
ッチ回路はＰチャネルＭＯＳトランジスタ、前記第２の
スイッチ回路はＮチャネルＭＯＳトランジスタであるこ
とを特徴とする雑音除去回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206767A JPH0548410A (ja) | 1991-08-19 | 1991-08-19 | 雑音除去回路 |
| KR1019920014806A KR930005367A (ko) | 1991-08-19 | 1992-08-18 | 잡음제거회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206767A JPH0548410A (ja) | 1991-08-19 | 1991-08-19 | 雑音除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548410A true JPH0548410A (ja) | 1993-02-26 |
Family
ID=16528754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206767A Pending JPH0548410A (ja) | 1991-08-19 | 1991-08-19 | 雑音除去回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0548410A (ja) |
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Also Published As
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| KR930005367A (ko) | 1993-03-23 |
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