JPH0434332B2 - - Google Patents
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- JPH0434332B2 JPH0434332B2 JP57157009A JP15700982A JPH0434332B2 JP H0434332 B2 JPH0434332 B2 JP H0434332B2 JP 57157009 A JP57157009 A JP 57157009A JP 15700982 A JP15700982 A JP 15700982A JP H0434332 B2 JPH0434332 B2 JP H0434332B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子卓上計算機、電子時計、マイクロ
コンピユータ用集積回路などで使用される
CMOS−FET（相補形の絶縁ゲート形電界効果ト
ランジスタ）を用いたCMOS論理回路に係り、
特に同期形の論理回路に関する。 〔発明の技術的背景〕 この種の従来のCMOS論理回路、たとえばア
ンド／オア形のデコーダ回路の一例を第１図に示
す。即ち、Q1〜Q6はエンハンスメント形のMOS
−FETであり、このうちトランジスタQ1〜Q4は
Ｎチヤンネル形であつて論理設定部１０を構成し
ており、残りのプリチヤージ用のＰチヤンネルト
ランジスタQ6およびデイスチヤージ用のＮチヤ
ンネルトランジスタQ5は同期パルスによりい
ずれか一方が導電状態にされる。なお、１１〜１
３はインバータ回路、VDDは動作電源電圧、Ａ，
Ｂ，，はそれぞれ前記論理設定部１０の論理
演算入力信号である。 上記回路においては、同期パルスが“１”レ
ベルのときに出力側のインバータ回路１３の出力
端にＦ＝AB＋なる論理式で表わされる出力
信号Ｆが得られる。 〔背景技術の問題点〕 ところで、上記論理回路は、論理設定部１０を
単一導電形のMOS−FETで構成しているため、
その入力信号として互いに反転関係のＡ，，
Ｂ，を必要とし、，を作るために入力側の
２個のインバータ回路１１，１２が付属回路とし
て必要である。このために、使用素子数が多くな
り、集積回路化に際して回路パターンの占有面積
が大きくなる。このことは、集積回路のコストア
ツプの大きな要因となるので好ましくない。ま
た、インバータ回路１１，１２による信号遅れの
ために動作速度が遅くなる欠点があつた。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、
論理設定部への入力信号の種類を減少でき、それ
に伴つて付属回路を省略でき、動作速度の向上、
回路パターン面積の縮小化およびコストダウンを
図り得るCMOS論理回路を提供するものである。 〔発明の概要〕 即ち、本発明のCMOS論理回路は、論理設定
部をエンハンスメント形の第１導電形MOS−
FETとデプレツシヨン形の第２導電形MOS−
FETとの組み合わせ回路により形成し、この論
理設定部の一端と出力節点との間にエンエンスメ
ント形の第１導電形のMOS−FETを挿入接続
し、このMOS−FETのゲートに基準電圧を印加
するようにしたことを特徴である。 これによつて、論理設定部は複数の論理演算入
力信号が所望の論理成立条件を満足するか否かに
よつて導通状態あるいは遮断状態になり、出力節
点に所望の論理出力が得られるようになる。この
場合、論理設定部の入力信号として論理演算入力
信号の反転信号を作る必要がなくなるので付属回
路が不要になり、動作速度の向上、回路パターン
面積の縮小化および回路コストの低減化が可能に
なる。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。 第２図において、N1，N2，M1，M2はエンハ
ンスメント形のＮチヤンネルMOS−FET、M3は
エンハンスメント形のＰチヤンネルMOS−
FET，P1およびP2はデプレツシヨン形のＰチヤ
ンネルMOS−FETである。ここで、上記トラン
ジスタN1，N2，P1，P2は論理設定部２０を形成
しており、たとえば図示の如くトランジスタN1
およびN2が直列接続され、トランジスタP1およ
びP2が直列接続され、これらのトランジスタN1，
N2とP1，P2が並列接続されており、トランジス
タN2およびP2の各ゲートに入力信号Ａが導かれ、
トランジスタN1およびP1の各ゲートに入力信号
Ｂが導かれている。また、前記トランジスタM1
は、ゲートに基準電圧VR電源が接続され、ソー
ス端子が前記論理設定部２０の一端側節点Ｘに接
続され、ドレイン端子が出力節点Ｗに接続されて
いる。また、前記トランジスタM3は、ドレイン
端子が動作電源（VDD電圧）に接続され、ソース
端子が前記出力節点Ｗに接続されており、ゲート
には制御信号（たとえば同期パルス）が印加さ
れる。また、トランジスタM2は、ドレイン端子
が前記論理設定部２０の他端側節点Ｚに接続さ
れ、ソース端子が接地されており、ゲートには前
記制御信号が印加される。２１は出力用のイン
バータ回路であり、その入力端は前記出力節点Ｗ
に接続されている。 上記論理回路において、第６図を参照して動作
を説明する。前記トランジスタM1はそのソース
端子側の節点Ｘの電圧の最大値をVR−VTHM1（但
し、VR−VTHM1＞０、VTHM1は上記トランジスタ
M1の閾値電圧）以下に制限するためのものであ
る。また、前記トランジスタM3は制御信号が
“０”レベルのときに出力節点Ｗを電源電位VDD
にプリチヤージするためのものである。また、前
記トランジスタM2は制御信号が“１”レベル
のときに前記節点Ｚをデイスチヤージするための
ものである。また、入力信号Ａ，Ｂは、通常は前
記プリチヤージ用トランジスタM3によるプリチ
ヤージの間に変化するものとする。ここで、制御
信号、入力信号Ａ，Ｂの“１”レベルは電源電
位VDDに相当し、制御信号、入力信号Ａ，Ｂの
“０”レベルは接地電位に相当する。 次に、上記論理回路の動作を説明する。入力信
号Ａ，Ｂが共に“１”あるいは共に“０”レベル
の場合、論理設定部２０は導電し、制御信号＝
“１”レベルのとき節点ＺおよびＸの電圧は接地
電位になり、トランジスタM1はVR−VTHM1＞０
であるため導通する。したがつて、このとき出力
節点Ｗの電圧は接地電位となり、インバータ回路
２１の出力信号Ｆは“１”レベルとなる。 これに対して、入力信号Ａが“０”レベル、入
力信号Ｂが“１”レベルで、＝“１”レベルの
場合、論理設定部２０においてトランジスタN1
は導通し、トランジスタN2は遮断されるため、
トランジスタN1，N2が直列接続された経路は非
導通となる。また、トランジスタP2は導通して
いるので、トランジスタP1，P2との接続節点Ｙ
には前記節点Ｘと同じ電圧（VR−VTHM1）が現
れ、この電圧VYはVY＝VR−VTHM1となる。ここ
で、トランジスタP1のソースは電位VR−VTHM1で
あり、ゲートには入力信号“１”を示す電位VDD
が供給され、ドレインは接地電位となるから VDD−｜VTHP1｜＞VR−VTHM1 ……(1) （但し｜VTHP1｜はトランジスタP1の閾値電圧で
ある）とすれば、トランジスタP1は遮断され、
トランジスタP1，P2が直列接続された経路も非
導通となる。したがつて、論理設定部２０は非導
通となり、出力節点Ｗの電圧はVDDに保持され
る。この電圧はダイナミツクに保持され時間と共
に低下する。 上記とは逆に、入力信号Ａが“１”レベル、入
力信号Ｂが“０”レベルで、＝“１”レベルの
場合、論理設定部２０においてトランジスタN2
は導通し、トランジスタN1は遮断されるため、
トランジスタN1，N2が直列接続された経路は非
導通となる。また、トランジスタP1は導通する
ので、前記接続節点Ｙは接地電位であり、さら
に、節点ＸはVR−VTHM1であるから入力信号Ａが
導かれるトランジスタP2は(1)式と同様の条件に
よつて遮断される。したがつて、論理設定部２０
は非導通となり、出力節点Ｗの電圧はVDDに保持
される。この電圧はダイナミツクに保持される。 即ち、上述した第２図のCMOS論理回路にお
いては、入力信号Ａ，Ｂのレベルが一致している
場合にのみ出力信号Ｆのレベルが“１”になり、
不一致の場合には出力信号Ｆが“０”レベルにな
るので、出力信号Ｆの論理式は Ｆ＝AB＋＝ＡＢ の如く示される。ここで、記号は排他的オアを
表わす。したがつて、第２図の回路は、第１図の
回路と同じ論理結果が得られるが、第１図の回路
に比べて論理設定部２０の入力信号数が２種類に
減少している。これに伴つては付属回路（第１図
における入力側の２個のインバータ回路１１，１
２）が不要になるので、回路パターン面積が小さ
くて済み、集積回路化に際してそのコストダウン
を図ることが可能である。また、付属回路による
信号遅れがなくなるので、論理回路の動作速度が
向上する。 第３図乃至第５図はそれぞれ本発明の他の実施
例を示すものである。第３図は、第２図の回路を
更に簡単化し素子数を減らしたものであり、第２
図に比べてトランジスタM2を省略して節点Ｚを
接地し、トランジスタM1のゲートに基準電圧VR
に代えて制御信号を印加するようにした点が異
なり、その他は同じであるので第２図中と同一符
号を付している。 第３図の回路において、第７図を参照して動作
に付いて説明する。 入力信号Ａ，Ｂが共に“１”あるいは共に
“０”であれば、論理設定部２０は導通し、節点
Ｘの電圧は接地電位になり、制御信号が“１”
レベルのときトランジスタM1は導通し、出力節
点Ｗの電圧は接地電位になり、インバータ回路２
１の出力信号Ｆは“１”レベルとなる。 これに対して、入力信号Ａ，Ｂのいずれか一方
が“１”、他方が“０”である場合には、トラン
ジスタN1，N2はいずれか一方が導通し、他方が
遮断され、トランジスタN1，N2が直列接続され
た経路は非導通となる。この場合、制御信号が
“１”とき、トランジスタM1のゲートには電圧
VDDが印加されるから、節点Ｘの電圧はVDD−
VTHM1（VDD−VTHM1＞０、VDD：＝“１”レベル
の電位）となる。すなわち、このトランジスタ
M1は節点Ｘの電圧をVDD−VTHM1以下に制限する
ものである。ここで、論理設定部２０のトランジ
スタP1，P2のうち、“１”レベルが供給されるト
ランジスタはソースに最大VDD−VTHM1が印加さ
れ、ゲートには入力信号が“１”レベルであるこ
とを示す電圧VDD印加されるため、 VDD−｜VTHP1｜＞VDD−VTHM1 ……(2) とすれば、このトランジスタは遮断され、トラン
ジスタP1，P2が直列接続された経路も非導通と
なる。したがつて、論理設定部２０は非導通とな
り、出力節点Ｗの電圧はVDDに保持され、出力信
号Ｆは“０”レベルとなる。 即ち、(2)式と前述したVDD−VTHM1＞０とから、 ｜VTHP1｜＜VTHM1＜VDD ……(3) が成り立つようにしておく必要がある。 第４図は、負荷回路に制御信号が著“０”レベ
ルから“１”レベルに変化した場合、出力節点Ｗ
の電圧を漸次低下させ、負性抵抗的動作をする回
路を用いたものであり、第３図の回路に比べてプ
リチヤージ用トランジスタM3をデプレツシヨン
形のものに変更し、このトランジスタM3のソー
ス端子とVDD電源との間にデプレツシヨン形のＮ
チヤンネルMOS−FETM4を挿入接続し、このト
ランジスタM4のゲートを出力節点Ｗに接続した
点が異なり、その他は同じであるので第３図中と
同一符号を付している。 第８図は第４図の動作を示すタイミングチヤー
トである。第４図の回路の動作は、前述した第３
図の動作に比べて次の点で異なる。即ち、制御信
号が“１”レベルで出力節点Ｗの電圧がVDDの
とき、負荷回路は低抵抗となり、出力節点Ｗの電
圧はスタテイツクに保持されるので時間と共に低
下しない。これに対して、制御信号が“１”レ
ベルで出力節点Ｗの電圧が接地電位Ｖのとき、負
荷回路は高抵抗となり貫通電流は極めて少なくな
る。なお、制御信号が“０”レベルのとき、負
荷回路は出力節点Ｗの電圧に無関係に低抵抗とな
り、出力節点Ｗをプリチヤージする。 第５図は、第４図の回路を複数段直列接続する
場合の段間接続の一例を説明するために代表的に
２段の回路を示している。ここで、初段回路には
第４図の回路と同一符号を付しており、次段回路
の初段回路と対応する部分には初段回路と同じ符
号に′を付している。なお、C1は初段回路の出力
節点W1の浮遊容量であり、C2は次段回路のトラ
ンジスタP2′のゲート・ドレイン間容量である。 第５図の回路において、初段回路には第４図の
回路と同様に入力信号Ａ，Ｂを導き、次段回路に
対してはたとえば図示の如く入力信号Ｃをトラン
ジスタN1′のゲートに、入力信号Ｄをトランジス
タP1′のゲートにそれぞれ導き、さらにトランジ
スタN2′のゲートには初段回路の出力信号Ｆ（＝
ＡＢ）を導き、トランジスタP2′のゲートには
初段回路の出力節点Ｗの電圧（＝Ｆ＝ＡＢ）直
接に導いている。したがつて、次段回路の出力節
点W′の信号は ＡＢ・Ｃ＋ＡＢ・Ｄ となる。 なお、前記各論理設定部は、その入力信号数が
限定されるものではなく、要は入力信号に対して
所要の論理条件が成立したときに導通し、そうで
ないときには遮断されるように、エンハンスメン
ト形の第１導電形（本例ではＮチヤンネル）
MOS−FETとデプレツシヨン形の第２導電形
（上記第１導電形とは逆、本例ではＰチヤンネル）
MOS−FETとが組み合わされて接続された回路
であればよい。 〔発明の効果〕 上述したように本発明のCMOS論理回路によ
れば、論理設定部への入力信号の種類を減少で
き、それに伴つて付属回路を省略でき、動作速度
の向上、回路パターン面積の縮小化およびコスト
ダウンを図ることができ、低価格化が要請されて
いる時計用、電卓用、マイクロコンピユータ用な
どのCMOS集積回路を実現することができる。
コンピユータ用集積回路などで使用される
CMOS−FET（相補形の絶縁ゲート形電界効果ト
ランジスタ）を用いたCMOS論理回路に係り、
特に同期形の論理回路に関する。 〔発明の技術的背景〕 この種の従来のCMOS論理回路、たとえばア
ンド／オア形のデコーダ回路の一例を第１図に示
す。即ち、Q1〜Q6はエンハンスメント形のMOS
−FETであり、このうちトランジスタQ1〜Q4は
Ｎチヤンネル形であつて論理設定部１０を構成し
ており、残りのプリチヤージ用のＰチヤンネルト
ランジスタQ6およびデイスチヤージ用のＮチヤ
ンネルトランジスタQ5は同期パルスによりい
ずれか一方が導電状態にされる。なお、１１〜１
３はインバータ回路、VDDは動作電源電圧、Ａ，
Ｂ，，はそれぞれ前記論理設定部１０の論理
演算入力信号である。 上記回路においては、同期パルスが“１”レ
ベルのときに出力側のインバータ回路１３の出力
端にＦ＝AB＋なる論理式で表わされる出力
信号Ｆが得られる。 〔背景技術の問題点〕 ところで、上記論理回路は、論理設定部１０を
単一導電形のMOS−FETで構成しているため、
その入力信号として互いに反転関係のＡ，，
Ｂ，を必要とし、，を作るために入力側の
２個のインバータ回路１１，１２が付属回路とし
て必要である。このために、使用素子数が多くな
り、集積回路化に際して回路パターンの占有面積
が大きくなる。このことは、集積回路のコストア
ツプの大きな要因となるので好ましくない。ま
た、インバータ回路１１，１２による信号遅れの
ために動作速度が遅くなる欠点があつた。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、
論理設定部への入力信号の種類を減少でき、それ
に伴つて付属回路を省略でき、動作速度の向上、
回路パターン面積の縮小化およびコストダウンを
図り得るCMOS論理回路を提供するものである。 〔発明の概要〕 即ち、本発明のCMOS論理回路は、論理設定
部をエンハンスメント形の第１導電形MOS−
FETとデプレツシヨン形の第２導電形MOS−
FETとの組み合わせ回路により形成し、この論
理設定部の一端と出力節点との間にエンエンスメ
ント形の第１導電形のMOS−FETを挿入接続
し、このMOS−FETのゲートに基準電圧を印加
するようにしたことを特徴である。 これによつて、論理設定部は複数の論理演算入
力信号が所望の論理成立条件を満足するか否かに
よつて導通状態あるいは遮断状態になり、出力節
点に所望の論理出力が得られるようになる。この
場合、論理設定部の入力信号として論理演算入力
信号の反転信号を作る必要がなくなるので付属回
路が不要になり、動作速度の向上、回路パターン
面積の縮小化および回路コストの低減化が可能に
なる。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。 第２図において、N1，N2，M1，M2はエンハ
ンスメント形のＮチヤンネルMOS−FET、M3は
エンハンスメント形のＰチヤンネルMOS−
FET，P1およびP2はデプレツシヨン形のＰチヤ
ンネルMOS−FETである。ここで、上記トラン
ジスタN1，N2，P1，P2は論理設定部２０を形成
しており、たとえば図示の如くトランジスタN1
およびN2が直列接続され、トランジスタP1およ
びP2が直列接続され、これらのトランジスタN1，
N2とP1，P2が並列接続されており、トランジス
タN2およびP2の各ゲートに入力信号Ａが導かれ、
トランジスタN1およびP1の各ゲートに入力信号
Ｂが導かれている。また、前記トランジスタM1
は、ゲートに基準電圧VR電源が接続され、ソー
ス端子が前記論理設定部２０の一端側節点Ｘに接
続され、ドレイン端子が出力節点Ｗに接続されて
いる。また、前記トランジスタM3は、ドレイン
端子が動作電源（VDD電圧）に接続され、ソース
端子が前記出力節点Ｗに接続されており、ゲート
には制御信号（たとえば同期パルス）が印加さ
れる。また、トランジスタM2は、ドレイン端子
が前記論理設定部２０の他端側節点Ｚに接続さ
れ、ソース端子が接地されており、ゲートには前
記制御信号が印加される。２１は出力用のイン
バータ回路であり、その入力端は前記出力節点Ｗ
に接続されている。 上記論理回路において、第６図を参照して動作
を説明する。前記トランジスタM1はそのソース
端子側の節点Ｘの電圧の最大値をVR−VTHM1（但
し、VR−VTHM1＞０、VTHM1は上記トランジスタ
M1の閾値電圧）以下に制限するためのものであ
る。また、前記トランジスタM3は制御信号が
“０”レベルのときに出力節点Ｗを電源電位VDD
にプリチヤージするためのものである。また、前
記トランジスタM2は制御信号が“１”レベル
のときに前記節点Ｚをデイスチヤージするための
ものである。また、入力信号Ａ，Ｂは、通常は前
記プリチヤージ用トランジスタM3によるプリチ
ヤージの間に変化するものとする。ここで、制御
信号、入力信号Ａ，Ｂの“１”レベルは電源電
位VDDに相当し、制御信号、入力信号Ａ，Ｂの
“０”レベルは接地電位に相当する。 次に、上記論理回路の動作を説明する。入力信
号Ａ，Ｂが共に“１”あるいは共に“０”レベル
の場合、論理設定部２０は導電し、制御信号＝
“１”レベルのとき節点ＺおよびＸの電圧は接地
電位になり、トランジスタM1はVR−VTHM1＞０
であるため導通する。したがつて、このとき出力
節点Ｗの電圧は接地電位となり、インバータ回路
２１の出力信号Ｆは“１”レベルとなる。 これに対して、入力信号Ａが“０”レベル、入
力信号Ｂが“１”レベルで、＝“１”レベルの
場合、論理設定部２０においてトランジスタN1
は導通し、トランジスタN2は遮断されるため、
トランジスタN1，N2が直列接続された経路は非
導通となる。また、トランジスタP2は導通して
いるので、トランジスタP1，P2との接続節点Ｙ
には前記節点Ｘと同じ電圧（VR−VTHM1）が現
れ、この電圧VYはVY＝VR−VTHM1となる。ここ
で、トランジスタP1のソースは電位VR−VTHM1で
あり、ゲートには入力信号“１”を示す電位VDD
が供給され、ドレインは接地電位となるから VDD−｜VTHP1｜＞VR−VTHM1 ……(1) （但し｜VTHP1｜はトランジスタP1の閾値電圧で
ある）とすれば、トランジスタP1は遮断され、
トランジスタP1，P2が直列接続された経路も非
導通となる。したがつて、論理設定部２０は非導
通となり、出力節点Ｗの電圧はVDDに保持され
る。この電圧はダイナミツクに保持され時間と共
に低下する。 上記とは逆に、入力信号Ａが“１”レベル、入
力信号Ｂが“０”レベルで、＝“１”レベルの
場合、論理設定部２０においてトランジスタN2
は導通し、トランジスタN1は遮断されるため、
トランジスタN1，N2が直列接続された経路は非
導通となる。また、トランジスタP1は導通する
ので、前記接続節点Ｙは接地電位であり、さら
に、節点ＸはVR−VTHM1であるから入力信号Ａが
導かれるトランジスタP2は(1)式と同様の条件に
よつて遮断される。したがつて、論理設定部２０
は非導通となり、出力節点Ｗの電圧はVDDに保持
される。この電圧はダイナミツクに保持される。 即ち、上述した第２図のCMOS論理回路にお
いては、入力信号Ａ，Ｂのレベルが一致している
場合にのみ出力信号Ｆのレベルが“１”になり、
不一致の場合には出力信号Ｆが“０”レベルにな
るので、出力信号Ｆの論理式は Ｆ＝AB＋＝ＡＢ の如く示される。ここで、記号は排他的オアを
表わす。したがつて、第２図の回路は、第１図の
回路と同じ論理結果が得られるが、第１図の回路
に比べて論理設定部２０の入力信号数が２種類に
減少している。これに伴つては付属回路（第１図
における入力側の２個のインバータ回路１１，１
２）が不要になるので、回路パターン面積が小さ
くて済み、集積回路化に際してそのコストダウン
を図ることが可能である。また、付属回路による
信号遅れがなくなるので、論理回路の動作速度が
向上する。 第３図乃至第５図はそれぞれ本発明の他の実施
例を示すものである。第３図は、第２図の回路を
更に簡単化し素子数を減らしたものであり、第２
図に比べてトランジスタM2を省略して節点Ｚを
接地し、トランジスタM1のゲートに基準電圧VR
に代えて制御信号を印加するようにした点が異
なり、その他は同じであるので第２図中と同一符
号を付している。 第３図の回路において、第７図を参照して動作
に付いて説明する。 入力信号Ａ，Ｂが共に“１”あるいは共に
“０”であれば、論理設定部２０は導通し、節点
Ｘの電圧は接地電位になり、制御信号が“１”
レベルのときトランジスタM1は導通し、出力節
点Ｗの電圧は接地電位になり、インバータ回路２
１の出力信号Ｆは“１”レベルとなる。 これに対して、入力信号Ａ，Ｂのいずれか一方
が“１”、他方が“０”である場合には、トラン
ジスタN1，N2はいずれか一方が導通し、他方が
遮断され、トランジスタN1，N2が直列接続され
た経路は非導通となる。この場合、制御信号が
“１”とき、トランジスタM1のゲートには電圧
VDDが印加されるから、節点Ｘの電圧はVDD−
VTHM1（VDD−VTHM1＞０、VDD：＝“１”レベル
の電位）となる。すなわち、このトランジスタ
M1は節点Ｘの電圧をVDD−VTHM1以下に制限する
ものである。ここで、論理設定部２０のトランジ
スタP1，P2のうち、“１”レベルが供給されるト
ランジスタはソースに最大VDD−VTHM1が印加さ
れ、ゲートには入力信号が“１”レベルであるこ
とを示す電圧VDD印加されるため、 VDD−｜VTHP1｜＞VDD−VTHM1 ……(2) とすれば、このトランジスタは遮断され、トラン
ジスタP1，P2が直列接続された経路も非導通と
なる。したがつて、論理設定部２０は非導通とな
り、出力節点Ｗの電圧はVDDに保持され、出力信
号Ｆは“０”レベルとなる。 即ち、(2)式と前述したVDD−VTHM1＞０とから、 ｜VTHP1｜＜VTHM1＜VDD ……(3) が成り立つようにしておく必要がある。 第４図は、負荷回路に制御信号が著“０”レベ
ルから“１”レベルに変化した場合、出力節点Ｗ
の電圧を漸次低下させ、負性抵抗的動作をする回
路を用いたものであり、第３図の回路に比べてプ
リチヤージ用トランジスタM3をデプレツシヨン
形のものに変更し、このトランジスタM3のソー
ス端子とVDD電源との間にデプレツシヨン形のＮ
チヤンネルMOS−FETM4を挿入接続し、このト
ランジスタM4のゲートを出力節点Ｗに接続した
点が異なり、その他は同じであるので第３図中と
同一符号を付している。 第８図は第４図の動作を示すタイミングチヤー
トである。第４図の回路の動作は、前述した第３
図の動作に比べて次の点で異なる。即ち、制御信
号が“１”レベルで出力節点Ｗの電圧がVDDの
とき、負荷回路は低抵抗となり、出力節点Ｗの電
圧はスタテイツクに保持されるので時間と共に低
下しない。これに対して、制御信号が“１”レ
ベルで出力節点Ｗの電圧が接地電位Ｖのとき、負
荷回路は高抵抗となり貫通電流は極めて少なくな
る。なお、制御信号が“０”レベルのとき、負
荷回路は出力節点Ｗの電圧に無関係に低抵抗とな
り、出力節点Ｗをプリチヤージする。 第５図は、第４図の回路を複数段直列接続する
場合の段間接続の一例を説明するために代表的に
２段の回路を示している。ここで、初段回路には
第４図の回路と同一符号を付しており、次段回路
の初段回路と対応する部分には初段回路と同じ符
号に′を付している。なお、C1は初段回路の出力
節点W1の浮遊容量であり、C2は次段回路のトラ
ンジスタP2′のゲート・ドレイン間容量である。 第５図の回路において、初段回路には第４図の
回路と同様に入力信号Ａ，Ｂを導き、次段回路に
対してはたとえば図示の如く入力信号Ｃをトラン
ジスタN1′のゲートに、入力信号Ｄをトランジス
タP1′のゲートにそれぞれ導き、さらにトランジ
スタN2′のゲートには初段回路の出力信号Ｆ（＝
ＡＢ）を導き、トランジスタP2′のゲートには
初段回路の出力節点Ｗの電圧（＝Ｆ＝ＡＢ）直
接に導いている。したがつて、次段回路の出力節
点W′の信号は ＡＢ・Ｃ＋ＡＢ・Ｄ となる。 なお、前記各論理設定部は、その入力信号数が
限定されるものではなく、要は入力信号に対して
所要の論理条件が成立したときに導通し、そうで
ないときには遮断されるように、エンハンスメン
ト形の第１導電形（本例ではＮチヤンネル）
MOS−FETとデプレツシヨン形の第２導電形
（上記第１導電形とは逆、本例ではＰチヤンネル）
MOS−FETとが組み合わされて接続された回路
であればよい。 〔発明の効果〕 上述したように本発明のCMOS論理回路によ
れば、論理設定部への入力信号の種類を減少で
き、それに伴つて付属回路を省略でき、動作速度
の向上、回路パターン面積の縮小化およびコスト
ダウンを図ることができ、低価格化が要請されて
いる時計用、電卓用、マイクロコンピユータ用な
どのCMOS集積回路を実現することができる。
第１図は従来のCMOS論理回路を示す回路図、
第２図乃至第５図はそれぞれ本発明に係る
CMOS論理回路の相違なる実施例を示す回路図、
第６図は第２図の動作を説明するためのタイミン
グチヤート、第７図は第３図の動作を説明するた
めのタイミングチヤート、第８図は第４図の動作
を説明するためのタイミングチヤートである。 N1，N2，M1，M2……エンハンスメント形の
ＮチヤンネルMOS−FET、M3……エンハンスメ
ント形のＰチヤンネルMOS−FET、P1，P2……
デプレツシヨン形のＰチヤンネルMOS−FET、
２０……論理設定部。
第２図乃至第５図はそれぞれ本発明に係る
CMOS論理回路の相違なる実施例を示す回路図、
第６図は第２図の動作を説明するためのタイミン
グチヤート、第７図は第３図の動作を説明するた
めのタイミングチヤート、第８図は第４図の動作
を説明するためのタイミングチヤートである。 N1，N2，M1，M2……エンハンスメント形の
ＮチヤンネルMOS−FET、M3……エンハンスメ
ント形のＰチヤンネルMOS−FET、P1，P2……
デプレツシヨン形のＰチヤンネルMOS−FET、
２０……論理設定部。
Claims (1)
- 【特許請求の範囲】 １ 複数のエンハンスメント形の第１導電形
MOS−FETと複数のデプレツシヨン形の第２導
電形MOS−FETとの組み合わせ回路であつて、
複数の論理演算入力信号が反転されずに前記両
MOS−FETのゲートにそれぞれ導かれる論理設
定回路と、 この論理設定回路の一端にソース端子が接続さ
れ出力節点にドレイン端子が接続されゲートに基
準電位が印加され、論理設定回路の一端の電圧を
VR−VTHM1（VR−VTHM1＞０、VR：基準電位、
VTHM1：後記第１のMOS−FETの閾値）以下に
制限するとともに、前記複数の論理演算入力信号
の論理レベルが互いに相違し、後記制御信号が第
１の論理レベルのとき前記デプレツシヨン形の第
２導電形MOS−FETを遮断するエンハンスメン
ト形の第１導電形の第１のMOS−FETと、 前記出力節点にドレイン端子が接続され動作電
源にソース端子が接続されゲートに制御信号が供
給され、前記制御信号が第２の論理レベルのとき
前記出力節点をプリチヤージするエンハンスメン
ト形の第２導電形の第２のMOS−FETと、 上記制御信号が第１の論理レベルのときに前記
論理設定回路の他端を接地電位に設定する接地設
定手段とを具備し、 前記デプレツシヨン形の第２導電形MOS−
FETの遮断条件を VDD−｜VTHP｜＞VR−VTHM1 （VDD：前記論理演算入力信号の一方の論理レ
ベルの電位、VTHP：前記デプレツシヨン形の第２
導電形MOS−FETの閾値）としたことを特徴と
するCMOS論理回路。 ２ 前記接地設定手段は、前記論理設定回路の他
端にドレイン端子が接続されソース端子が接地さ
れゲートに前記制御信号が供給されるエンハンス
メント形の第１導電形のMOS−FETであること
を特徴とする特許請求の範囲第１項記載の
CMOS論理回路。 ３ 複数のエンハンスメント形の第１導電形
MOS−FETと複数のデプレツシヨン形の第２導
電形MOS−FETとの組み合わせ回路であつて、
複数の論理演算入力信号が反転されずに前記両
MOS−FETのゲートにそれぞれ導かれ、一端が
接地された論理設定回路と、 この論理設定回路の他端にソース端子が接続さ
れ出力節点にドレイン端子が接続され、ゲートに
制御信号が供給され前記論理設定回路の他端の電
圧をVDD−VTHM1（VDD−VTHM1＞０、VDD：制御信
号の第１の論理レベルの電位、VTHM1：後記第１
のMOS−FETの閾値）以下に制限するととも
に、前記複数の論理演算入力信号の論理レベルが
互いに相違し、前記制御信号が第１の論理レベル
のとき前記デプレツシヨン形の第２導電形MOS
−FETを遮断するエンハンスメント形の第１導
電形の第１のMOS−FETと、 前記出力節点にドレイン端子が接続され動作電
源にソース端子が接続されゲートに前記制御信号
が供給され、前記制御信号が第２の論理レベルの
とき前記出力節点をプリチヤージする第２導電形
の第２のMOS−FETとを具備し、 前記デプレツシヨン形の第２導電形MOS−
FETの遮断条件を ｜VTHP｜＜VTHM1＜VDD （｜VTHP｜：前記デプレツシヨン形の第２導電
形MOS−FETの閾値）としたことを特徴とする
CMOS論理回路。 ４ 前記第２のMOS−FETはデプレツシヨン形
であり、このソース端子はデプレツシヨン形の第
１導電形の第３のMOS−FETを介して前記動作
電源に接続され、この第３のMOS−FETのゲー
トは前記出力節点に接続されてなることを特徴と
する特許請求の範囲第３項記載のCMOS論理回
路。 ５ 複数のエンハンスメント形の第１導電形
MOS−FETと複数のデプレツシヨン形の第２導
電形MOS−FETとの組み合わせ回路であつて、
複数の論理演算入力信号が反転されずに前記両
MOS−FETのゲートにそれぞれ導かれ、一端が
接地された第１の論理設定回路と、 この論理設定回路の他端にソース端子が接続さ
れ出力節点にドレイン端子が接続され、ゲートに
制御信号が供給され前記論理設定回路の他端の電
圧をVDD−VTHM1（VDD−VTHM1＞０、VDD：制御信
号の第１の論理レベルの電位、VTHM1：後記第１
のMOS−FETの閾値）以下に制限するととも
に、前記複数の論理演算入力信号の論理レベルが
互いに相違し、前記制御信号が第１の論理レベル
のとき前記デプレツシヨン形の第２導電形MOS
−FETを遮断するエンハンスメント形の第１導
電形の第１のMOS−FETと、 前記出力節点にドレイン端子が接続され動作電
源にソース端子が後記第３のMOS−FETを介し
て接続されゲートに前記制御信号が供給され、前
記制御信号が第２の論理レベルのとき前記出力節
点をプリチヤージする第２導電形の第２のMOS
−FETとを具備し、 前記デプレツシヨン形の第２導電形MOS−
FETの遮断条件が ｜VTHP｜＜VTHM1＜VDD （｜VTHP｜：前記デプレツシヨン形の第２導電
形MOS−FETの閾値）とされ、 さらに、前記第２のMOS−FETのソース端子
と動作電源の相互間に接続され、ゲートが前記出
力節点に接続された第１導電型の第３のMOS−
FETと、 エンハンスメント形の第１導電形MOS−FET
とデプレツシヨン形の第２導電形MOS−FETと
の組み合わせ回路からなり、一端が接地された第
２の論理設定回路を備え、前記第１の論理設定回
路の出力節点の出力は前記第２の論理設定回路の
前記第２導電形MOS−FETのゲートに導かれ、
また前記出力節点の出力はインバータ回路により
反転されて前記第２の論理設定回路の第１導電形
MOS−FETのゲートに導かれ、前記制御信号は
第２の論理設定回路の他端と動作電源との間に直
列接続されたエンハンスメント形の第１導電形
MOS−FETのゲートとデプレツシヨン形の第２
導電形MOS−FETのゲートにそれぞれ導かれ、
これら制御信号がゲートに印加される第１導電形
MOS−FETと第２導電形MOS−FETとの相互
接続点から出力を取出すことを特徴とする
CMOS論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157009A JPS5945721A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157009A JPS5945721A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945721A JPS5945721A (ja) | 1984-03-14 |
| JPH0434332B2 true JPH0434332B2 (ja) | 1992-06-05 |
Family
ID=15640180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157009A Granted JPS5945721A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4729591B2 (ja) * | 2008-02-13 | 2011-07-20 | 株式会社エヌ・ティ・ティ・ドコモ | 非再生型無線中継装置、無線通信システム及び無線信号中継方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8500337A (nl) * | 1985-02-07 | 1986-09-01 | Philips Nv | Ladingsgekoppelde beeldopneeminrichting. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
-
1982
- 1982-09-09 JP JP57157009A patent/JPS5945721A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4729591B2 (ja) * | 2008-02-13 | 2011-07-20 | 株式会社エヌ・ティ・ティ・ドコモ | 非再生型無線中継装置、無線通信システム及び無線信号中継方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5945721A (ja) | 1984-03-14 |
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