JPH0446015B2 - - Google Patents

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JPH0446015B2
JPH0446015B2 JP57202929A JP20292982A JPH0446015B2 JP H0446015 B2 JPH0446015 B2 JP H0446015B2 JP 57202929 A JP57202929 A JP 57202929A JP 20292982 A JP20292982 A JP 20292982A JP H0446015 B2 JPH0446015 B2 JP H0446015B2
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JP
Japan
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mos
logic
fet
setting circuit
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JP57202929A
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JPS5992624A (ja
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Hideji Koike
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H03K19/09482Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors
    • H03K19/09485Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors with active depletion transistors

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電子式卓上計算機、電子時計、マイ
クロコンピユータ用集積回路などで使用される
CMOS−FET(相補形の絶縁ゲート形電界効果ト
ランジスタ)を用いたCMOS論理回路に係り、
特に同期信号のタイミングで論理演算出力信号を
次段回路に転送する論理回路に関する。
〔発明の技術的背景〕 この種の従来のCMOS論理回路、たとえば排
他的オア回路の一例を第1図に示す。即ち、Q1
〜Q4はそれぞれエンハンスメント形のNチヤン
ネルMOS−FETであり、第1の論理設定回路1
1を形成している。また、Q5〜Q8はそれぞれエ
ンハンスメント形のPチヤンネルMOS−FETで
あり、第2の論理設定回路12を構成している。
上記第2の論理設定回路12の一端は動作電源
(電圧VDD)に接続され、第1の論理設定回路1
1の一端は接地されており、上記各論理設定回路
11,12の他端が相互に接続されている。1
3,14はインバータ回路であり、A,B,,
Bは論理設定回路11,12の論理演算入力信号
である。また、15は前記各論理設定回路11,
12相互の接続点Nに得られる論理演算出力信号
F′を次段回路へ転送するための転送ゲートであ
り、これはNチヤンネルMOS−FETQ9とPチヤ
ンネルMOS−FETQ10とが並列に接続されてな
り、上記転送ゲート15をオン・オフ制御するた
めに同期信号φおよびこれとは逆相の反転同期信
号が用いられている。
上記CMOS論理回路において、入力信号A,
Bの論理レベルが相異なるときには、第2の論理
設定回路12が導通、第1の論理設定回路11が
遮断状態となり、入力信号A,Bの論理レベルが
同じときには、第2の論理設定回路12が遮断、
第1の論理設定回路11が導通状態になる。した
がつて、前記接続点Nの出力信号F′は、 F′=・B+A・=AB ……(1) なる論理式(但し、・は論理積記号、+は論理和信
号、は排他的オア記号)で表わされ、各論理設
定回路11,12が同時に導通することはなく、
貫通電流は流れない。そして、上記出力信号
F′は、前記同期信号がφ=“1”レベル(=
“0”レベル)のときにオン状態になる転送ゲー
ト15を通じて次段回路へ転送される。なお、同
期信号がφ=“0”レベル=“1”レベル)のと
きには、転送ゲート15はオフ状態になり、出力
は高抵抗状態になつている。したがつて、転送ゲ
ート15の出力信号Fは上述したように同期信号
φに依存しており、出力信号Fの論理式はたとえ
ば次式のように F=(AB)〓 ……(2) と表現される。
〔背景技術の問題点〕
ところで、上記CMOS論理回路は、各論理設
定回路11,12をそれぞれエンハンスメント形
のMOS−FETで構成しているため、その入力信
号として互いに反転関係の(A,),(B,)
を必要とし、,を作るために2個のインバー
タ回路13,14が付属回路として必要である。
このために、使用素子数が多くなり、集積回路化
に際して回路パターン面積が大きくなる。このこ
とは、集積回路のコストアツプの大きな要因とな
るので好ましくない。また、インバータ回路1
3,14による信号遅れのために論理回路の動作
速度が遅くなる欠点があつた。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、
論理設定回路への入力信号の種類を減少でき、そ
れに伴つて付属回路を省略でき、動作速度の向
上、回路パターン面積の縮少化およびコストダウ
ンを図り得るCMOS論理回路を提供するもので
ある。
〔発明の概要〕
即ち、本発明のCMOS論理回路は、第1の論
理設定回路をエンハンスメント形の第1導電形
MOS−FETとデプレツシヨン形の第2導電形
MOS−FETとの組み合わせにより構成し、第2
の論理設定回路をエンハンスメント形の第2導電
形MOS−FETとデプレツシヨン形の第1導電形
MOS−FETとの組み合わせにより構成し、上記
両論理設定回路は同じ複数の論理演算入力信号に
対する論理成立条件を相異ならせておき、第1の
論理設定回路と出力端Wとの間にエンハンスメン
ト形の第1導電形の第1のMOS−FETを挿入接
続してそのゲートに同期信号を印加し、第2の論
理設定回路と出力端Wとの間にエンハンスメント
形の第2導電形の第2のMOS−FETを挿入接続
してそのゲートに前記同期信号とは逆相の反転同
期信号を印加するようにしたことを特徴とするも
のである。
このように、エンハンスメント形と第1導電形
MOS−FETとデプレツシヨン形の第2導電形
MOS−FETを組み合わせて論理設定回路を構成
することにより、エンハンスメント形の第1、第
2導電形MOS−FETのみによつて論理設定回路
を構成する場合のように、閾値分だけ出力電圧が
低下する所謂閾値落ちが生ずることがなく、電源
電圧をフルスウイングすることができる。
また、エンハンスメント形の第1導電形MOS
−FETにデプレツシヨン形の第2導電形MOS−
FETを組み合わせて使用した場合、第1、第2
の論理設定回路の相互間に貫通電が流れるが、こ
れら論理設定回路と出力端子の相互間にそれぞれ
エンハンスメント形の第1導電形MOS−FETと
エンハンスメント形の第2導電形MOS−FETを
設けているため、貫通電流が流れることなく、出
力端子に所要の論理演算出力信号を得ることがで
きる。しかも、論理設定回路の入力信号として論
理演算入力信号の反転信号を作る必要がなくなる
ので付属回路が不要になり、動作速度の向上、回
路パターン面積の縮少化および回路コストの低減
化が可能になる。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細
に説明する。
第2図において、M1〜M3はエンハンスメント
形のNチヤンネルMOS−FET、M4およびM5
デプレツシヨン形のPチヤンネルMOS−FET、
M6〜M8はエンハンスメント形のPチヤンネル
MOS−FET、M9およびM10はデプレツシヨン形
のNチヤンネルMOS−FETである。ここで、上
記トランジスタM2,M3,M4,M5は第1の論理
設定回路21を構成しており、その一端は接地さ
れ、他端(節点X1)はトランジスタM1のソーズ
端子に接続されている。また、前記トランジスタ
M7,M8,M9,M10は第2の論理設定回路22を
構成しており、その一端はVDD電圧の動作電源に
接続され、他端(節点X2)はトランジスタM6
ソース端子に接続されている。これらの各論理設
定回路21,22は、それぞれ論理演算入力信号
A,Bが所定の論理成立条件を満足するときに導
通するが、上記両回路21,22が同時に論理成
立条件を満足することがないように、つまり一方
が導通状態のときに他方が遮断状態となるように
構成されている。
即ち、たとえば図示の如く、第1の論理設定回
路21においては、トランジスタM2およびM3
直列接続され、トランジスタM4およびM5が直列
接続され、これらのトランジスタM2,M3とM4
M5とが並列接続されており、トランジスタM2
M3,M4,M5の各ゲートに対応して信号B,A,
B,Aが導かれている。また、第2の論理設定回
路22においては、トランジスタM7およびM10
が直列接続され、トランジスタM8およびM9が直
列接続され、これらのトランジスタM7,M10
M8,M9とが並列接続されており、トランジスタ
M7,M8,M9,M10の各ゲートに対応して信号
B,A,B,Aが導かれている。
したがつて、入力信号A,Bが共に“1”であ
るいは“0”レベルのときに第1の論理設定回路
21の論理成立条件を満足し、入力信号A,Bが
相異なる論理レベルのときに第2の論理設定回路
22の論理成立条件を満足するように構成されて
いる。
一方、前記トランジスタM1のゲートには同期
信号φが印加され、前記トランジスタM6のゲー
トには上記同期信号φとは逆相の反転同期信号
が印加され、上記両トランジスタM1,M6のドレ
イン端子相互が接続され、この相互接続点(出力
端)Wから論理演算出力信号Fが取り出されるも
のである。なお、同期信号φ,の“1”レベル
はVDD電位、“0”レベルは接地電位である。
上記CMOS論理回路において、トランジスタ
M1は同期信号φが“1”レベルのとき節点X1
電圧VX1をVDD−VTHM1(但し、VTHM1はトランジス
タM1の閾値電圧)以下に制限するためのもので
あり、同様にトランジスタM6は反転同期信号
が“0”レベルのときに節点X2の電圧VX2を|
VTHM6|(但し、VTHM6はトランジスタM6の閾値電
圧)以上に制限するためのものである。
次に、上記論理回路において、同期信号がφ=
“1”(=“φ”)のときの動作について、第3図
を参照して説明する。尚、入力信号A,Bの
“1”レベルは電源電圧VDDに相当し、入力信号
A,Bの“0”レベルは接地電位に相当する。
() 入力信号A,Bが共に“1”レベルの場
合、トランジスタM2,M3が導通し、節点X1
電圧VX1は接地電位となる。ここで、 VDD−VTHNE>0 ……(3) (但し、VTHNEはエンハンスメント形のNチヤ
ネルMOS−FETM1の閾値)としておけば、ト
ランジスタM1は導通し、出力端Wの電圧は接
地電位となる。このとき、トランジスタM7
M8は非導通であり、貫通電流はない。
() 入力信号A,Bが共に“0”レベルの場
合、トランジスタM4,M5が導通し、接点X1
電圧VX1は接地電位となる。また、上記(3)式の
条件によりトランジスタM1は導通し、出力端
Wの電圧は接地電位となる。このとき、トラン
ジスタM7,M8のゲート電圧は“0”レベル
(接地電圧)であるので、トランジスタM7
M8は導通状態であり、トランジスタM7,M10
の相互接続点(節点)Y2の電圧は節点X2の電
圧VX2に、また、トランジスタM8,M9の相互
接続点(接点)Y3の電圧は電源電圧VDDにそれ
ぞれ等しくなる。即ち、VY2=VX2、VY3=VDD
となる。
このとき、トランジスタM6(ゲート電圧が接
続電位、ソース電圧がVX2)が導通するために
は、 |VTHPE|<VX2 ……(4) (但し、VTHPEはエンハンスメント形のPチヤ
ネルMOS−FETM6の閾値)が成立する必要が
ある。
一方、トランジスタM9(ゲート電圧は接地電
位、ソース電圧はVX2)、トランジスタM10(ゲ
ート電圧は接地電位、ソース電位はVY2)が導
通するためには、 VX2<|VTHND|、VY2<|VTHND
……(4−1) 但し、VTHNDはデプレツシヨン形のNチヤネル
MOS−FETM9、M10の閾値)が成立する必要
がある。
しかし、貫通電流が流れないためには、トラ
ンジスタM6,M9,M10が導通しなければよ
い。その条件は、(4)式および(4−1)式より
VX2=VY2であることから、 |VTHPE|>|VTHND| ……(5) である。(5)式のように設定することによつて貫
通電流を防止することができる。
() 入力信号Aが“0”レベル、Bが“1”レ
ベルの場合、トランジスタM8,M9が導通し、
節点X2の電圧VX2は電源電圧VDDとなる。ここ
で、 |VTHPE|<VDD ……(6) となるようにしておけば、トランジスタM6(ゲ
ートは接地電位、ソース電圧VDD)は導通し、
出力端Wは電源電圧VDDに引き上げられる。こ
のとき、トランジスタM3は非導通であるから
トランジスタM2,M3の直列経路は非導通であ
る。また、トランジスタM4,M5の直列経路に
ついてトランジスタM5は導通しているから、
トランジスタM4,M5の相互接続点(節点)Y1
の電圧VY1は節点X1の電圧VX1に等しくなる。
即ち、VX1=VY1となる。
このとき、“1”レベル(電源電圧VDD)の
入力信号Bが印加されているトランジスタM4
(ゲート電圧はVDD、ソース電圧はVY1)が導通
するためには VDD−|VTHPD<VY1 ……(7) (但し、VTHPDはデプレツシヨン形のPチヤネ
ルMOS−FETM4の閾値)が成立する必要があ
り、また、トランジスタM1(ゲート電圧VDD
ソース電圧VX1)が導通するためには、 VDD−VTHNE>VX1 ……(8) が成立する必要がある。
しかしながら、貫通電流が流れないためには
(7)式(8)式が同時に成立しない条件を求めればよ
い。すなわち、その条件はVX1=VY1であるこ
とから、 VDD−VTHNE<VDD−|VTHPD| ∴|VTHPD|<VTHNE ……(9) であり、(9)式のように設定することによつて、
貫通電流を防止できる。
() 入力信号Aが“1”レベル、Bが“0”レ
ベルの場合には、トランジスタM10,M7が導
通し、上記()と同様に節点X2の電圧VX2
VDDとなる。ここで、(6)式から |VTHPE|<VDD であれば、トランジスタM6は導通し、出力端
Wは電源電圧VDDに引き上げられる。このと
き、トランジスタM2は非導通であるからトラ
ンジスタM2,M3の直列経路は非導通である。
トランジスタM4,M5の直列経路において、ト
ランジスタM4は導通しており接点Y1の電圧
VY1は接地電圧となる。
このとき、トランジスタM5のゲートには入
力信号A、つまり“1”レベル(VDD電圧)が
印加されており、また、ソース電圧はVX1であ
るから、トランジスタM5が導通するためには、 VDD−|VTHPD|<VX1 であり、トランジスタM1が導通するためには、 VDD−VTHNE>VX1 である。
貫通電流が流れないためには、両式が同時に
成立しない条件を求めればよい。その条件は(9)
式と同様に |VTHPD|<VTHNE である。
以上より、(5)式(6)式から |VTHND|<|VTHPE|<VDD ……(10) とし、且つ(3)式および(9)式から |VTHPD|<VTHNE<VDD ……(11) とてしおくとによつて、入力信号A,Bの論理値
にかかわりなく貫通電流が流れることはなく、同
期信号がφ=“1”(=“0”)のときに入力信号
A,Bに応じて接地電位または動作電源電位VDD
となる出力信号F=(A+B)〓が出力端Wに得ら
れる。
なお、同期信号がφ=“0”(=“1”)のとき
は、トランジスタM1,M6が遮断されるので、出
力端Wが高抵抗状態になる。
また第2図の回路は第1図の回路と同じ論理結
果が得られるが、第1図の回路に比べて論理設定
回路21,22の入力信号数が2種類に減少して
いる。これに伴つて付属回路(第1図における2
個のインバータ回路13,14)が不要になるの
で、回路パターン面積が小さくて済み、集積回路
化に際してそのコストダウンを図ること可能であ
る。また、付属回路による信号遅れがなくなるの
で、論理回路の動作速度が向上する。
なお、前記各論理設定回路21,22はその入
力信号数が限定されるものではなく、要は入力信
号が所要の論理成立条件を満足したときに導通
し、そうでないときには遮断されるように、エン
ハンスメント形の第1導電形(本例ではNチヤン
ネル)MOS−FETとデプレツシヨン形の第2導
電形(上記第1導電形とは逆、本例ではPチヤン
ネル)MOS−FETとの組み合わせあるいはエン
ハンスメント形の第2導電形MOS−FETとデプ
レツシヨン形の第1導電形MOS−FETとの組み
合わせにより構成すればよい。
〔発明の効果〕
上述したように本発明のCMOS論理回路によ
れば、閾値落ちを防止して、電源電圧をフルスウ
イングすることができるとともに、貫通電流を防
止して、出力端子に所要の論理演算出力信号を得
ることができ、しかも、論理設定回路への入力信
号の種類を減少でき、動作速度の向上、回路パタ
ーン面積の縮少化およびコストダウンを図ること
ができ、低価格化が要請されている時計用、電卓
用、マイクロコンピユータ用などのCMOS集積
回路を実現することができる。
【図面の簡単な説明】
第1図は従来のCMOS論理回路を示す回路図、
第2図は本発明に係るCMOS論理回路の一実施
例を示す回路図、第3図は第2図の動作を説明す
るためのタイミングチヤートである。 21,22……論理設定回路、M1〜M3……エ
ンハンスメント形NチヤンネルMOS−FET、
M4,M5……デプレツシヨン形Pチヤンネル
MOS−FET、M6〜M8……エンハンスメント形
PチヤンネルMOS−FET、M9,M10……デプレ
ツシヨン形NチヤンネルMOS−FET、φ……同
期信号、……反転同期信号。

Claims (1)

  1. 【特許請求の範囲】 1 複数のエンハンスメント形の第1導電形
    MOS−FETと複数のデプレツシヨン形の第2導
    電形MOS−FETとが直並列に組み合わされて接
    続されてなり、複数の論理演算入力信号が反転さ
    れずに導かれ、一端が接地された第1の論理設定
    回路と、 この第1の論理設定回路の他端に一端が接続さ
    れゲートに同期信号が印加され、この同期信号が
    “1”レベルの時、第1の論理設定回路の他端の
    電位をVDD−VTHNE以下(VDDは前記同期信号の
    “1”レベルの電位(電源電位)、VTHNEは後記エ
    ンハンスメント形の第1導電形の第1のMOS−
    FETの閾値)に制限するエンハンスメント形の
    第1導電形の第1のMOS−FETと、 複数のエンハンスメント形の第2導電形MOS
    −FETと複数のデプレツシヨン形の第1導電形
    MOS−FETとが直並列に組み合わされて接続さ
    れてなり、前記複数の論理演算入力信号が反転さ
    れずに導かれ、第1の論理設定回路とは論理成立
    条件が異なり、一端が動作電源に接続された第2
    の論理設定回路と、 この第2の論理設定回路の他端と前記第1の
    MOS−FETの他端との間に接続され、ゲートに
    前記同期信号とは逆相の同期信号が印加され、前
    記逆相の同期信号が“0”レベルの時、第2の論
    理設定回路の他端の電圧を|VTHPE|以上(VTHPE
    は後記エンハンスメント形の第2導電形の第2の
    MOS−FETの閾値)に制限するエンハンスメン
    ト形の第2導電形の第2のMOS−FETとを設
    け、前記第1、第2のMOS−FETの相互接続点
    から論理演算出力信号を得るようにし、 前記デプレツシヨン形の第2導電形MOS−
    FETの閾値VTHPD、前記第2のMOS−FETの閾
    値VTHPE、前記デプレツシヨン形の第1導電形
    MOS−FETの閾値VTHND、前記第1のMOS−
    FETの閾値VTHNE、電源電位VDDは、 |VTHND|<|VTHPE|<VDD |VTHPD|<VTHNE<VDD に設定されていることを特徴とするCMOS論理
    回路。
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JPS5342456U (ja) * 1976-09-16 1978-04-12

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