JPS6083419A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS6083419A JPS6083419A JP58191482A JP19148283A JPS6083419A JP S6083419 A JPS6083419 A JP S6083419A JP 58191482 A JP58191482 A JP 58191482A JP 19148283 A JP19148283 A JP 19148283A JP S6083419 A JPS6083419 A JP S6083419A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路における出力バッファ回路に関
する。
する。
ＬＳＩ技術の進展に伴なって、半導体集積回路全構成す
る絶縁ゲート型電界効果トランジスタ。
る絶縁ゲート型電界効果トランジスタ。
（以下、ＩＧＦＥＴという。）のチャンネル長が短かく
なるに従って、同一しきい値會確保するとＩＧＦＥＴの
バックゲー）％性が悪化し、出力ＴＴＬ高レベル２．４
■の電圧金得ることが厳しくなっている。
なるに従って、同一しきい値會確保するとＩＧＦＥＴの
バックゲー）％性が悪化し、出力ＴＴＬ高レベル２．４
■の電圧金得ることが厳しくなっている。
これ全解消する一方法として、出力バッファ用のＩＧＦ
ＥＴと内部回路用のＩＧＦＥＴ 全区別して作ることが
考えられるが、拡散工程が長くなる欠点があった。′ 〔発明の目的〕 本発明の目的は、上記欠点ｖ泰秦魯除去することにより
、高電圧の出力レベルが容易に得られる、半導体集積回
路における出力バッファ回路全提供することにある。
ＥＴと内部回路用のＩＧＦＥＴ 全区別して作ることが
考えられるが、拡散工程が長くなる欠点があった。′ 〔発明の目的〕 本発明の目的は、上記欠点ｖ泰秦魯除去することにより
、高電圧の出力レベルが容易に得られる、半導体集積回
路における出力バッファ回路全提供することにある。
本発明の出力バッファ回路は、外圧回路と、縦続接続さ
れた第１．第２の絶縁ゲート型電界効果トランジスタか
らなる出力バッファと、該出力バッファの電源側の前記
第１の絶縁ゲート型電界効果トランジスタのゲート電位
全入力信号のレベル変化に対応してダイナミックに前記
昇圧回路の出力レベルに上昇させるゲート電位上昇手段
と金含むことから構成される。
れた第１．第２の絶縁ゲート型電界効果トランジスタか
らなる出力バッファと、該出力バッファの電源側の前記
第１の絶縁ゲート型電界効果トランジスタのゲート電位
全入力信号のレベル変化に対応してダイナミックに前記
昇圧回路の出力レベルに上昇させるゲート電位上昇手段
と金含むことから構成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の回路図である。
本実施例は、昇圧回路ｌと、縦続接続されたＩＧＦＥＴ
２．３からなる出力バッファと、該出力バッ７アの電
源側のＩＧＦＥＴ ２のゲート電位を入力信号Ｖｘのレ
ベル変化に対応してダイナミックに昇圧回路ｌの出力レ
ベルＶｎに上昇させるゲート電位上昇手段とを含むこと
から構成される。そして本実施例におＡで、ゲート電位
上昇手段は、ドレイ／が昇圧回路ｌの出力にゲート並び
にソースがＩＧＦＥＴ ２のゲートが接続された節点Ｎ
１にそれぞれ接続されたディプレッション型のＩＧＦＥ
Ｔ５と、ドレインが節点Ｎ１にソースが入力信号Ｖｒノ
インハータＧｒｉ介した反転出力端にゲートが電源Ｖｃ
ｃ（電源電圧をＶｃｃとする。ンにそれぞれ接続された
ＩＧＦＥＴ （３と、ドレインが電源Ｖｃｃにゲート並
びにソースがＩＧＦＥＴ ２のドレインにそれぞれ接続
されたディプレッション型のＩＧＦＥＴ４とから構成さ
れる。
２．３からなる出力バッファと、該出力バッ７アの電
源側のＩＧＦＥＴ ２のゲート電位を入力信号Ｖｘのレ
ベル変化に対応してダイナミックに昇圧回路ｌの出力レ
ベルＶｎに上昇させるゲート電位上昇手段とを含むこと
から構成される。そして本実施例におＡで、ゲート電位
上昇手段は、ドレイ／が昇圧回路ｌの出力にゲート並び
にソースがＩＧＦＥＴ ２のゲートが接続された節点Ｎ
１にそれぞれ接続されたディプレッション型のＩＧＦＥ
Ｔ５と、ドレインが節点Ｎ１にソースが入力信号Ｖｒノ
インハータＧｒｉ介した反転出力端にゲートが電源Ｖｃ
ｃ（電源電圧をＶｃｃとする。ンにそれぞれ接続された
ＩＧＦＥＴ （３と、ドレインが電源Ｖｃｃにゲート並
びにソースがＩＧＦＥＴ ２のドレインにそれぞれ接続
されたディプレッション型のＩＧＦＥＴ４とから構成さ
れる。
なお、ＩＧＦ’ＥＴ ａのゲートはインバータＧ２金介
して入力信号Ｖｌの・反転出力端にソースは接地電位に
それぞれ接続され、ＩＧＦＥＴ ２とＩＧＦ’ＥＴ３の
共、通接続節点Ｎ３よシ出力信号Ｖｏが出力される。・
又、ＩＧＦ’ＥＴ ６はしきい直電圧の低いいわゆるゼ
ジしきい直電圧のものが用いられる。
して入力信号Ｖｌの・反転出力端にソースは接地電位に
それぞれ接続され、ＩＧＦＥＴ ２とＩＧＦ’ＥＴ３の
共、通接続節点Ｎ３よシ出力信号Ｖｏが出力される。・
又、ＩＧＦ’ＥＴ ６はしきい直電圧の低いいわゆるゼ
ジしきい直電圧のものが用いられる。
ここで、ディプレッション型のＩＧＦＥＴ ４．５は抵
抗用として働き、ＩＧＦＥＴ ２は節点Ｎｌと節点Ｎ３
間に挿入された容量としても機能する。
抗用として働き、ＩＧＦＥＴ ２は節点Ｎｌと節点Ｎ３
間に挿入された容量としても機能する。
次に、第２図に示す入力信号Ｖ！、節点Ｎ、の電位ＶＮ
Ｉ及び出力信号ｖＯの波形図全参照して本実施例の動作
について説明する。
Ｉ及び出力信号ｖＯの波形図全参照して本実施例の動作
について説明する。
入力信号ＶＸが高レベルから低レベルに変化すると、イ
ンバータＧｌの出力は高レベルへ上昇し、電位ＶＮＩも
上昇する。出力信号ＶＯはＩＧＦＥＴ ３がインバータ
Ｇ２の出力が低レベルとなシ非導通になってから、 Ｉ
ＧＦ’ＥＴ ４の抵抗で電流制限されながら出力信号Ｖ
ｏは上昇して行く。電位ＶＮＩが電源電圧Ｖｃｅ近くに
なると、 ＩＧＦ’ＥＴ ６はしきいｉｖＬ電圧が高く
なるため非導通になシ、電位ＶＮＩは出力信号ＶＯとＩ
−ＧＦＥＴ ２ ′ｆｒ、通して容量結合により、出力
信号Ｖｏの上昇に伴なって上昇して行く。
ンバータＧｌの出力は高レベルへ上昇し、電位ＶＮＩも
上昇する。出力信号ＶＯはＩＧＦＥＴ ３がインバータ
Ｇ２の出力が低レベルとなシ非導通になってから、 Ｉ
ＧＦ’ＥＴ ４の抵抗で電流制限されながら出力信号Ｖ
ｏは上昇して行く。電位ＶＮＩが電源電圧Ｖｃｅ近くに
なると、 ＩＧＦ’ＥＴ ６はしきいｉｖＬ電圧が高く
なるため非導通になシ、電位ＶＮＩは出力信号ＶＯとＩ
−ＧＦＥＴ ２ ′ｆｒ、通して容量結合により、出力
信号Ｖｏの上昇に伴なって上昇して行く。
これによシ出力信号■０は電源電圧Ｖｃｃまで上昇する
。電位ＶＮＩの電位は最終的には昇圧回路１の出力電圧
Ｖｎになる。
。電位ＶＮＩの電位は最終的には昇圧回路１の出力電圧
Ｖｎになる。
すなわち、本実施例によると、十分に高い電源電圧レベ
ルの出力信号全容易に得ることができる。
ルの出力信号全容易に得ることができる。
第３図は本発明の第２の実施例の回路図である。
本実施例は、ゲート電位上昇手段が、ドレインが節点Ｎ
１にゲートが電源Ｖｃｃにソースが入力信号Ｖｒのイン
バータＧｚ（ｉ）介した反転出力端にそれぞれ接続され
たＩＧＦＥＴ ６とドレインが電源Ｖｃｃにゲート並び
にソースがＩＧＦＥＴ ２のドレインにそれぞれ接続さ
れたＩＧＦＥＴ ４と、ドレインが昇圧回路ｌの出力に
ソースが節点Ｎ２にゲートが節点Ｎｌにそれぞれ接続さ
れたディプレッション型のＩＧＦＥＴ ７と、ドレイン
並びにゲートが電源■ＣＣＶＣソースが節点Ｎ２にそれ
ぞれ接続されたＩＧＦＥＴ ８と、ドレインが節点Ｎ２
にゲート並びにソースが節点Ｎ五にそれぞれ接続された
ディプレッション型のＩＧＦＥＴ ９とから溝成感れる
。なお、ＩＧＦＥＴ ６．８はゼロしきい値電圧のもの
が用いられる。
１にゲートが電源Ｖｃｃにソースが入力信号Ｖｒのイン
バータＧｚ（ｉ）介した反転出力端にそれぞれ接続され
たＩＧＦＥＴ ６とドレインが電源Ｖｃｃにゲート並び
にソースがＩＧＦＥＴ ２のドレインにそれぞれ接続さ
れたＩＧＦＥＴ ４と、ドレインが昇圧回路ｌの出力に
ソースが節点Ｎ２にゲートが節点Ｎｌにそれぞれ接続さ
れたディプレッション型のＩＧＦＥＴ ７と、ドレイン
並びにゲートが電源■ＣＣＶＣソースが節点Ｎ２にそれ
ぞれ接続されたＩＧＦＥＴ ８と、ドレインが節点Ｎ２
にゲート並びにソースが節点Ｎ五にそれぞれ接続された
ディプレッション型のＩＧＦＥＴ ９とから溝成感れる
。なお、ＩＧＦＥＴ ６．８はゼロしきい値電圧のもの
が用いられる。
本実施例は、ＩＧＦ’ＥＴ ２のゲートすなわち節点Ｎ
１への昇圧回路１からの電流供給ｔ％２個のディプレッ
７ヨン型のＩＧＦＥＴ ７．９’に通して行ない、節点
Ｎ２の電位が低下しないようにＩＧＦ’ＥＴ８全通して
電源Ｖｃｃに接続したものである。節点Ｎｌの電位ＶＮ
Ｉが低レベルのとき、ｌＧ１１’ＥＴ ７゜９のゲート
に節点Ｎ１が接続されているため、ＩＧＦＥＴ ７．９
のグー）Ｕ低レベルになるが、ＩＧＦＥＴ ７のソース
が接続されている節点Ｎ２の電位は電源Ｖｃｅ近くにＩ
ＧＦＢＴ８に通して引かれ、ＩＧＦＥＴ ７は非導通に
なシ、昇圧回路１からの電流供給全制限する。すなわち
本実施例によると、出力バッファが多い場合に問題とな
る昇圧回路の電流供給能力の問題全解決できる。
１への昇圧回路１からの電流供給ｔ％２個のディプレッ
７ヨン型のＩＧＦＥＴ ７．９’に通して行ない、節点
Ｎ２の電位が低下しないようにＩＧＦ’ＥＴ８全通して
電源Ｖｃｃに接続したものである。節点Ｎｌの電位ＶＮ
Ｉが低レベルのとき、ｌＧ１１’ＥＴ ７゜９のゲート
に節点Ｎ１が接続されているため、ＩＧＦＥＴ ７．９
のグー）Ｕ低レベルになるが、ＩＧＦＥＴ ７のソース
が接続されている節点Ｎ２の電位は電源Ｖｃｅ近くにＩ
ＧＦＢＴ８に通して引かれ、ＩＧＦＥＴ ７は非導通に
なシ、昇圧回路１からの電流供給全制限する。すなわち
本実施例によると、出力バッファが多い場合に問題とな
る昇圧回路の電流供給能力の問題全解決できる。
第４図は本発明の第３の実施例の回路図である。
本実施例は本発明ｔスリーステートの出力バッファ回路
に適用したものである。
に適用したものである。
本実施例のゲート電位上昇手段は、ドレインが昇圧回路
ｌの出力にソースが節点Ｎ２にゲートが節点Ｎ１にそれ
ぞれ接続されたディプレッション型のＩＧＦＥＴ ７と
、ドレイン並びにゲートが電源Ｖｃｃにソースが節点Ｎ
２にそれぞれ接続されたＩＧＦＥＴ ｓと、ドレインが
節点Ｎ２にゲート並びにソースが節点Ｎ１にそれぞれ接
続されたディプレッション型のＩＧＦＥＴ ９と、ドレ
インが節点Ｎ１にゲートが電源Ｖｃｃにソースが入力信
号■■と出力活性化信号ＯＥとの論理和否定出力端であ
るノアグー）Ｇａの出力にそれぞれ接続されたＩＧＦ’
ＥＴ１ｏと、入力がＩＧＦＥＴ ｉ Ｏのソースに出力
が容量Ｃ１ｆ介して節点ＮｘＶＣそれぞれ接続された遅
延回路Ｄ１とから構成される。
ｌの出力にソースが節点Ｎ２にゲートが節点Ｎ１にそれ
ぞれ接続されたディプレッション型のＩＧＦＥＴ ７と
、ドレイン並びにゲートが電源Ｖｃｃにソースが節点Ｎ
２にそれぞれ接続されたＩＧＦＥＴ ｓと、ドレインが
節点Ｎ２にゲート並びにソースが節点Ｎ１にそれぞれ接
続されたディプレッション型のＩＧＦＥＴ ９と、ドレ
インが節点Ｎ１にゲートが電源Ｖｃｃにソースが入力信
号■■と出力活性化信号ＯＥとの論理和否定出力端であ
るノアグー）Ｇａの出力にそれぞれ接続されたＩＧＦ’
ＥＴ１ｏと、入力がＩＧＦＥＴ ｉ Ｏのソースに出力
が容量Ｃ１ｆ介して節点ＮｘＶＣそれぞれ接続された遅
延回路Ｄ１とから構成される。
なお、ＩＧＦＥＴ ２のドレインは電源Ｖｃｃに、ＩＧ
Ｆ’ＥＴ ３のゲートは出力活性化信号ＯＥとノアゲー
トＧ３の出力全入力とするノアグー）Ｇ４の出力にそれ
ぞれ接続される。又、ＩＧＦＥＴ ８，１０はゼロしき
い値電圧のものが用いられる。
Ｆ’ＥＴ ３のゲートは出力活性化信号ＯＥとノアゲー
トＧ３の出力全入力とするノアグー）Ｇ４の出力にそれ
ぞれ接続される。又、ＩＧＦＥＴ ８，１０はゼロしき
い値電圧のものが用いられる。
出力活性化信号ＯＥが高レベルのときに出力信号Ｖｏは
高インピーダンスになシ、出力活性化信号ＯＥが低レベ
ルのときは出力信号■０は入力信号ＶＩＫよシ高Ｖベル
又は低レベルになる。遅延回路Ｄｉと容量Ｃ１によシ、
節点Ｎｌの電位ＶＮＩすなわちＩＧＦＢＴ ２のゲート
電位に電源電圧Ｖｃｃ以上に押し上げられる。そして遅
延回路Ｄ１により所定の時間が立つと電位ＶＮ１は昇圧
回路１の出力電圧ＶｎｉＣ近づく、このように出力信号
ｖＯ０高レベルは、ＩＧＦＥＴ ２のゲート電位が電源
電圧Ｖｃｃよシ高い昇圧回路１の出力電圧ＶＢになるた
めに、十分高い電圧が得られる。
高インピーダンスになシ、出力活性化信号ＯＥが低レベ
ルのときは出力信号■０は入力信号ＶＩＫよシ高Ｖベル
又は低レベルになる。遅延回路Ｄｉと容量Ｃ１によシ、
節点Ｎｌの電位ＶＮＩすなわちＩＧＦＢＴ ２のゲート
電位に電源電圧Ｖｃｃ以上に押し上げられる。そして遅
延回路Ｄ１により所定の時間が立つと電位ＶＮ１は昇圧
回路１の出力電圧ＶｎｉＣ近づく、このように出力信号
ｖＯ０高レベルは、ＩＧＦＥＴ ２のゲート電位が電源
電圧Ｖｃｃよシ高い昇圧回路１の出力電圧ＶＢになるた
めに、十分高い電圧が得られる。
なお、以上の実施例においてはｎチャネル型のＩＧＦＥ
Ｔｗ用いたけれどもｐチャネル型のＩＧＦＥＴの場合に
も、本発明は同様に適用できる。
Ｔｗ用いたけれどもｐチャネル型のＩＧＦＥＴの場合に
も、本発明は同様に適用できる。
以上、詳細説明したとお勺、本発明の出力バッファ回路
は、出力バッファの電源側の絶縁ゲート型電界効果トラ
ンジスタのゲート電位全電源電圧よりも高い昇圧回路の
出力電圧のレベルまで上昇させるゲート電位上昇手段を
有しているので、出力電圧として電源電圧レベルの高電
圧が容易に得られるという効果がある。
は、出力バッファの電源側の絶縁ゲート型電界効果トラ
ンジスタのゲート電位全電源電圧よりも高い昇圧回路の
出力電圧のレベルまで上昇させるゲート電位上昇手段を
有しているので、出力電圧として電源電圧レベルの高電
圧が容易に得られるという効果がある。
第１図は本発明の第１の実施例の要部金示す回路図、第
２図はその動作全説明するための波形図。 第３図、第４図はそれぞれ本発明の第２．第３の実施例
の要部會示す回路図である。 １・・・・・・昇圧回路、２，３，６，８．１０・・・
°・°エンハンメントｎチャネル型の絶縁ゲート型電界
効果トランジスタ、４，５．７．９・・・・・・ディプ
レッションｎチャネル型の絶縁ゲート型電界効果トラン
ジスタ、Ｃ１・・・・・・容量、Ｄｉ・・・・・・遅延
回路、Ｇｌ、Ｇ２・−・・・・インバータ、Ｇａ、Ｇ４
・・・・・・ノアグー）、Ｖトー・・−・昇圧回路の出
力電圧、Ｖｃｃ・・・・・・電源、ＶＩ・・・・・・入
力信号、Ｖｏ・−・・・・出力信号、ＯＥ・・・・・・
出力活性化信号。 第 ２■ 玄４７ 団
２図はその動作全説明するための波形図。 第３図、第４図はそれぞれ本発明の第２．第３の実施例
の要部會示す回路図である。 １・・・・・・昇圧回路、２，３，６，８．１０・・・
°・°エンハンメントｎチャネル型の絶縁ゲート型電界
効果トランジスタ、４，５．７．９・・・・・・ディプ
レッションｎチャネル型の絶縁ゲート型電界効果トラン
ジスタ、Ｃ１・・・・・・容量、Ｄｉ・・・・・・遅延
回路、Ｇｌ、Ｇ２・−・・・・インバータ、Ｇａ、Ｇ４
・・・・・・ノアグー）、Ｖトー・・−・昇圧回路の出
力電圧、Ｖｃｃ・・・・・・電源、ＶＩ・・・・・・入
力信号、Ｖｏ・−・・・・出力信号、ＯＥ・・・・・・
出力活性化信号。 第 ２■ 玄４７ 団
Claims (1)
- 【特許請求の範囲】 （１） 昇圧回路と、縦続接続された第１．第２の絶縁
ゲート型電界効果トランジスタからなる出力バッファと
、該出力バッファの電源側の前記第１の絶縁ゲート型電
界効果トランジスタのゲート電位全人力信号のレベル変
化に対応してダイナミックに前記昇圧回路の出刃レベル
に上昇させるゲート電位上昇手段とを含むことを特徴と
する出刃バッファ回路。 （２）ゲート電位上昇手段が、ドレインが昇圧回路の出
力にゲート並びにソースが第１の絶縁ゲート型電界効果
トランジスタのゲートが接続された第１の節点にそれぞ
れ接続された第３の絶縁ゲート型電界効果トランジスタ
と、ドレインが前記第１の節点にソースが入力信号の反
転出力端にゲートが電源にそれぞれ接続された第４の絶
縁ゲート型電界効果トランジスタと、ドレインが電源に
ゲート並びにソースが前記第１の絶縁ゲート型電界効果
トランジスタのドレインにそれぞれ接続された第５の絶
縁ゲート型電界効果トランジスタとからなる特許請求の
範囲第（１）項記載の出力バッファ回路。 ：３）ゲート電位上昇手段が、ドレインが第１の節点に
ゲートが電源にソースが入力信号の反転出力端にそれぞ
れ接続された第４の絶縁ゲート型電界効果トランジスタ
と、ドレインが電源にゲート並びにソースが第１の絶縁
ゲート型電界効果トランジスタのドレインにそれぞれ接
続された第５の絶縁効果トランジスタと、ドレインが昇
圧回路の出力にソースが第２の節点にゲートが前記第１
の節点にそれぞれ接続された第６の絶縁ゲート型電界効
果トランジスタと、ドレイン並びにゲートが電源にソー
スが前記第２の節点にそれぞれ接続された第７の絶縁ゲ
ート型電界効果トランジスタと、ドレインが前記第２の
節点にゲート並びにソースが前記＠１の節点にそれぞれ
接続された第８の絶縁ゲート型電界効果トランジスタと
からなる特許請求の範囲第ｔｌ）項記載の出力バッファ
回路。 （４）ゲート電位上昇手段が、ドレインが昇圧回路の出
力にソースが第２の節点にゲートが第１の節点にそれぞ
れ接続された第６の絶縁ゲート型電界効果トランジスタ
と、ドレイン並びにゲートが電源にソースが前記第２の
節点にそれぞれ接続された第７の絶縁ゲート型電界効果
トランジスタと、ドレインが前記第２の節点にゲート並
びにソースが前記第１の節点にそれぞれ接続された第８
の絶縁ゲート型電界効果トランジスタと、ドレインが前
記第１の節点にゲートが前記電源にソースが入力信号と
出力活性化信号との論理和否定出力端にそれぞれ接続さ
れた第９の絶縁ゲート型電界効果トランジスタと、入力
が前記第９の絶縁ゲート型電界効果トランジスタのソー
スに出力が容量全弁して前記第１の節点にそれぞれ接続
された遅延回路とからなる特許請求の範囲第（１）項記
載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191482A JPS6083419A (ja) | 1983-10-13 | 1983-10-13 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191482A JPS6083419A (ja) | 1983-10-13 | 1983-10-13 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083419A true JPS6083419A (ja) | 1985-05-11 |
Family
ID=16275377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191482A Pending JPS6083419A (ja) | 1983-10-13 | 1983-10-13 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083419A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691127A (en) * | 1984-12-05 | 1987-09-01 | U.S. Philips Corporation | Adaptive electronic buffer system having consistent operating characteristics |
| JPH0457924U (ja) * | 1990-09-25 | 1992-05-19 | ||
| US5559452A (en) * | 1994-04-13 | 1996-09-24 | Fujitsu Limited | N channel output driver with boosted gate voltage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147883A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | スタテイツク型ブ−トストラツプ回路を備えた半導体集積回路 |
-
1983
- 1983-10-13 JP JP58191482A patent/JPS6083419A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147883A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | スタテイツク型ブ−トストラツプ回路を備えた半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691127A (en) * | 1984-12-05 | 1987-09-01 | U.S. Philips Corporation | Adaptive electronic buffer system having consistent operating characteristics |
| JPH0457924U (ja) * | 1990-09-25 | 1992-05-19 | ||
| US5559452A (en) * | 1994-04-13 | 1996-09-24 | Fujitsu Limited | N channel output driver with boosted gate voltage |
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