JPS59158129A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59158129A JPS59158129A JP58030721A JP3072183A JPS59158129A JP S59158129 A JPS59158129 A JP S59158129A JP 58030721 A JP58030721 A JP 58030721A JP 3072183 A JP3072183 A JP 3072183A JP S59158129 A JPS59158129 A JP S59158129A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路装置に係り、特に微細化ＭＯ
Ｓトランジスタで構成さ扛るＬＳＩに好適な内部基本回
路の構成に関する。
Ｓトランジスタで構成さ扛るＬＳＩに好適な内部基本回
路の構成に関する。
従来、ＬＳＩの内部回路全構成する絶縁ゲート型電界効
果トランジスタ（以下ＭＯ８）う／ジスタと略記する）
においては、ＬＳＩの高集積化。
果トランジスタ（以下ＭＯ８）う／ジスタと略記する）
においては、ＬＳＩの高集積化。
高性口し化金はたすために、トランジスタの寸法、例え
ばチャネル長、ゲート酸化膜厚など、を比例縮少側にも
とすいて小さくしてきた。ところが、トランジスタの寸
法？小さくしていくと、高エネルギーの電子がゲート酸
化膜に注入されてしきい電圧の変化や相互コンダクタン
スの低下などを生じる現象が顕著になってくる。第１図
にこの現象の一例を示した。この図は、ゲートとドレイ
ンに所定の電圧を印加し、３０秒後に素子のしきい電圧
を測定するとその絶対値が変化する現象金示したもので
ある。なお、電圧印加後のしきい電圧は電圧印加時とン
ースードレインを逆転させて測定している。第１図（ａ
）、 （ｂ）から明らかなことは、（１）ｎチャネルＭ
ＯＳ）ランジスタ（（ｂ） ）よりｎチャネルＭＯＳ）
ランジスタ（（ａ） ）の方がしきい電圧の変化が低い
電圧で起こりやす＜、（２）％にｎチャネルＭＯＳトラ
ンジスタでは、もはや電源電圧５ＶではＬＳＩの信頼性
の点で使用できない領域に近すきつつある、ことである
。なお、ここで、素子に最も影響を与える電圧は、素子
のドレインとソース間の電圧である。当然ながら、トラ
ンジスタをさらに微細化すれば上記現象が生じる電圧（
以下、電源耐圧と称する）が増々低くなることは明らか
であり、電源電圧をより低くして使わざるをえなくなる
結果、従来ＩＣ，ＬＳＩとの電源インターフェースが合
わなくなってシステムが構成しずらくなったり、動作速
度が遅くなったりしてくる。
ばチャネル長、ゲート酸化膜厚など、を比例縮少側にも
とすいて小さくしてきた。ところが、トランジスタの寸
法？小さくしていくと、高エネルギーの電子がゲート酸
化膜に注入されてしきい電圧の変化や相互コンダクタン
スの低下などを生じる現象が顕著になってくる。第１図
にこの現象の一例を示した。この図は、ゲートとドレイ
ンに所定の電圧を印加し、３０秒後に素子のしきい電圧
を測定するとその絶対値が変化する現象金示したもので
ある。なお、電圧印加後のしきい電圧は電圧印加時とン
ースードレインを逆転させて測定している。第１図（ａ
）、 （ｂ）から明らかなことは、（１）ｎチャネルＭ
ＯＳ）ランジスタ（（ｂ） ）よりｎチャネルＭＯＳ）
ランジスタ（（ａ） ）の方がしきい電圧の変化が低い
電圧で起こりやす＜、（２）％にｎチャネルＭＯＳトラ
ンジスタでは、もはや電源電圧５ＶではＬＳＩの信頼性
の点で使用できない領域に近すきつつある、ことである
。なお、ここで、素子に最も影響を与える電圧は、素子
のドレインとソース間の電圧である。当然ながら、トラ
ンジスタをさらに微細化すれば上記現象が生じる電圧（
以下、電源耐圧と称する）が増々低くなることは明らか
であり、電源電圧をより低くして使わざるをえなくなる
結果、従来ＩＣ，ＬＳＩとの電源インターフェースが合
わなくなってシステムが構成しずらくなったり、動作速
度が遅くなったりしてくる。
ｎチャネルＭＯＳ）ランジスタとｎチャネルＭＯＳ）ラ
ンジスタを直列Ｋｇ続してインバータ回路を構成したＣ
ＭＯＳ （相補型ＭＯ８）回路においても、上述した現
象は例外ではない。第１図に示した如くｎチャネルＭＯ
Ｓトランジスタに比べｎチャネルＭＯＳトランジスタの
電源耐圧がより低く、６Ｍ０８回路ではとのｎチャネル
ＭＯＳの電源耐圧が問題となる。第２図に従来０Ｍ０８
回路の構成図を示した。同図において１はｐチャネル、
２はｎチャネルのＭＯＳ）ランジスタ、３は入力端子、
４は出力端子、５は電源端子である。
ンジスタを直列Ｋｇ続してインバータ回路を構成したＣ
ＭＯＳ （相補型ＭＯ８）回路においても、上述した現
象は例外ではない。第１図に示した如くｎチャネルＭＯ
Ｓトランジスタに比べｎチャネルＭＯＳトランジスタの
電源耐圧がより低く、６Ｍ０８回路ではとのｎチャネル
ＭＯＳの電源耐圧が問題となる。第２図に従来０Ｍ０８
回路の構成図を示した。同図において１はｐチャネル、
２はｎチャネルのＭＯＳ）ランジスタ、３は入力端子、
４は出力端子、５は電源端子である。
入力電圧がＯｖ時には、出力電圧は電源電圧Ｖｃｃのレ
ベルにある（１が導通状態にある）。入力電圧がＯｖか
らＶｃｃに高くなると出力電圧はＶｃｃからＯｖへと低
下してくるが、この過渡期において出力電圧、すなわち
２なるｎチャネルＭＯＳ）うンジスタのドレイン・ソー
ス間電圧が高い状態で２に電流が流れるため、微細化Ｍ
Ｏ８）ランジスタを１史った場合にはしきい電圧の変動
等特性上に大きな影響を生じさせる。
ベルにある（１が導通状態にある）。入力電圧がＯｖか
らＶｃｃに高くなると出力電圧はＶｃｃからＯｖへと低
下してくるが、この過渡期において出力電圧、すなわち
２なるｎチャネルＭＯＳ）うンジスタのドレイン・ソー
ス間電圧が高い状態で２に電流が流れるため、微細化Ｍ
Ｏ８）ランジスタを１史った場合にはしきい電圧の変動
等特性上に大きな影響を生じさせる。
本発明の目的は、微細化ＭＯＳトランジスタを用いた０
Ｍ０８回路において、上述した電源耐圧に起因する特性
変動音生じないで、従来電源のまま高集積、高性能のＬ
ＳＩを実現しうる集積回路装置を提供することにある。
Ｍ０８回路において、上述した電源耐圧に起因する特性
変動音生じないで、従来電源のまま高集積、高性能のＬ
ＳＩを実現しうる集積回路装置を提供することにある。
本発明の基本概念は以下の如くである。すなわち、０Ｍ
０８回路の構成素子の１つであるｎチャネルＭＯ８トラ
ンジスタのドレイン−ソース間には、電源電圧より低い
電圧が印加される様に構成することによって見掛は上、
ＬＳＩ全体の高耐圧化をはかることである。
０８回路の構成素子の１つであるｎチャネルＭＯ８トラ
ンジスタのドレイン−ソース間には、電源電圧より低い
電圧が印加される様に構成することによって見掛は上、
ＬＳＩ全体の高耐圧化をはかることである。
以下、本発明の一実施例を第３図によシ説明する。第３
図において、３１はｎチャネルＭＯＳトランジスタ、３
２．３３はｎチャ坏ルＭＯ８）ランジスタ、３４．３５
はそれぞれ入力、出力端子、３７は電源端子、３６は３
２のゲート電極端子で電源電圧もしくは、それ以下の所
定の電圧が印加される。本実施例の回路動作を第４図を
用いて説明しよう。第４図は、第３図に示した回路の入
力−出力特性の時間応答（電源電圧Ｖｃｃ＝５Ｖ。
図において、３１はｎチャネルＭＯＳトランジスタ、３
２．３３はｎチャ坏ルＭＯ８）ランジスタ、３４．３５
はそれぞれ入力、出力端子、３７は電源端子、３６は３
２のゲート電極端子で電源電圧もしくは、それ以下の所
定の電圧が印加される。本実施例の回路動作を第４図を
用いて説明しよう。第４図は、第３図に示した回路の入
力−出力特性の時間応答（電源電圧Ｖｃｃ＝５Ｖ。
ＶＡ＝５Ｖの場合）を示したもので、第４図における各
特性は、第３図中の番号に対応した端子電圧の時間応答
を示している。まず、入力３４の電圧がＯｖの時には、
出力３５の電圧は５■で、３７の電圧は約４Ｖとなって
いる。３７の電圧は、３２なるｎチャネルＭＯ８）ラン
ジスタのしきい電圧Ｖｔｈ３２分だけゲート電圧Ｖ＾よ
り低い゛電圧に保たれる。一般にしきい電圧Ｖｔｈ は
次式で表わ烙れる。
特性は、第３図中の番号に対応した端子電圧の時間応答
を示している。まず、入力３４の電圧がＯｖの時には、
出力３５の電圧は５■で、３７の電圧は約４Ｖとなって
いる。３７の電圧は、３２なるｎチャネルＭＯ８）ラン
ジスタのしきい電圧Ｖｔｈ３２分だけゲート電圧Ｖ＾よ
り低い゛電圧に保たれる。一般にしきい電圧Ｖｔｈ は
次式で表わ烙れる。
Ｖ ｔｈ ＝ Ｖ ｔｈ Ｏ＋ Ｋ （％ｓ Ｆｙ
）・・・・・・（１） ここで、ＶｔｈＯはソース電圧Ｖ８が０７時のしきい電
圧、Ｋは基板効果定数、φＦはビルトインポテンシャル
である。
）・・・・・・（１） ここで、ＶｔｈＯはソース電圧Ｖ８が０７時のしきい電
圧、Ｋは基板効果定数、φＦはビルトインポテンシャル
である。
入力３４の電圧がＯｖから順次５ｖまで上昇していくに
つれ、３３なるｎチャネルＭＯＳトランジスタがｙｔｈ
の値を超えると導通し始め、これに伴なって３３のドレ
イン端子３７、および出力端子３５の電圧が減少してく
る。３５に比べ３７の電圧の減少度が一時期（第４図中
、３〜５ｎｓの期間）純くなるのは、３３が導通し始め
３７の電圧を下げると３２が導通し始めて３７に電源３
７から電流を供給するためである。入力電圧が５Ｖ近く
になると３１なるｎチャネルＭＯＳトランジスタが非導
通となり、３５．３７の電圧は共にＯＶとなる。
つれ、３３なるｎチャネルＭＯＳトランジスタがｙｔｈ
の値を超えると導通し始め、これに伴なって３３のドレ
イン端子３７、および出力端子３５の電圧が減少してく
る。３５に比べ３７の電圧の減少度が一時期（第４図中
、３〜５ｎｓの期間）純くなるのは、３３が導通し始め
３７の電圧を下げると３２が導通し始めて３７に電源３
７から電流を供給するためである。入力電圧が５Ｖ近く
になると３１なるｎチャネルＭＯＳトランジスタが非導
通となり、３５．３７の電圧は共にＯＶとなる。
上述した本発明の回路動作から明らかな様に、本発明の
特徴は、０Ｍ０８回路を構成するｎチャネルＭＯＳトラ
ンジスタのドレインと出力端子ので、ｎチャネルＭＯ８
）ランジスタのドレインとソース間に電源電圧が印加さ
れることなく、常に電源電圧より低い電圧で動作させる
ことができ、かつＣＭＯ８回路本来の低消費電力性能を
そこなうことがない点にある。この結果、電源耐圧のイ
氏い微細化ＭＯ８）ランジスタを用いて、従来電源のま
ま高集積、高性能、高侶頼性のＬＳＩを実現することが
できる。
特徴は、０Ｍ０８回路を構成するｎチャネルＭＯＳトラ
ンジスタのドレインと出力端子ので、ｎチャネルＭＯ８
）ランジスタのドレインとソース間に電源電圧が印加さ
れることなく、常に電源電圧より低い電圧で動作させる
ことができ、かつＣＭＯ８回路本来の低消費電力性能を
そこなうことがない点にある。この結果、電源耐圧のイ
氏い微細化ＭＯ８）ランジスタを用いて、従来電源のま
ま高集積、高性能、高侶頼性のＬＳＩを実現することが
できる。
なお、本回路を構成する際には、第３図における３２な
るｎチャネルＭＯＳトランジスタのドレインコンダクタ
ンスは、過渡時において３３のドレインコンダクタンス
と同等もしくはより大きい方がよい。この理由は、入力
′電圧がＯＶから高くなる際、３７の電圧が急激に低下
してｎチャ坏ルＭＯ８）ランジスタ３２のドレイン俳ソ
ース間、すなわち３５と３７間に電源電圧の電圧差が生
じるとこのｎチャネル〜１０Ｓトランジスタの両端に電
源耐圧以上の電圧が加わり本発明の効果がそこなわれる
からである。
るｎチャネルＭＯＳトランジスタのドレインコンダクタ
ンスは、過渡時において３３のドレインコンダクタンス
と同等もしくはより大きい方がよい。この理由は、入力
′電圧がＯＶから高くなる際、３７の電圧が急激に低下
してｎチャ坏ルＭＯ８）ランジスタ３２のドレイン俳ソ
ース間、すなわち３５と３７間に電源電圧の電圧差が生
じるとこのｎチャネル〜１０Ｓトランジスタの両端に電
源耐圧以上の電圧が加わり本発明の効果がそこなわれる
からである。
第１の実施例では、３２のゲート電圧７人＝Ｖ ｃｃ
” ５ Ｖで、３７の電圧が約４■で説明したが、３２
のドレイン・ソース間電圧は３３のドレイン・ソース間
電圧に比べて小さく、ｎチャ坏ルＭＯＢトランジスタ３
３の信頼性をより高めるためには、３７０電圧をより低
くする方が望ましい。この３７の電圧ば３２のゲート電
圧ｖＡを小さくすることによって低くできる。なぜなら
、３７の電圧はＶＡ Ｖｔｈ３２でフラングされるか
らである。
” ５ Ｖで、３７の電圧が約４■で説明したが、３２
のドレイン・ソース間電圧は３３のドレイン・ソース間
電圧に比べて小さく、ｎチャ坏ルＭＯＢトランジスタ３
３の信頼性をより高めるためには、３７０電圧をより低
くする方が望ましい。この３７の電圧ば３２のゲート電
圧ｖＡを小さくすることによって低くできる。なぜなら
、３７の電圧はＶＡ Ｖｔｈ３２でフラングされるか
らである。
第５図に、３２のゲート電圧ＶＡの印加方法金、外部入
力電源電圧Ｖｃｃの関係で示す。同図において（ａ）の
特性は、第４図で説明したＶＡ＝ＶＣＣとした場合に相
当する。（ｂ）の特性は、任意の電圧（図中のＸ点）か
ら折れ曲る特性で、外部入力電源電圧Ｖｃｃを上昇でせ
ても、Ｘ点に担当する電圧を超えると３２のゲート重圧
ＶＡの値はＶｃｃよりｌＪ・さくなり、これに伴なって
第３図に示した３２゜３３なるｎチャネルＭＯＳトラン
ジスタのドレイン・ソース間にかが７６屯圧が小さくな
って該トランジスタの特性変動を防止する。（Ｃ）の特
性は、任意の電圧（図中のＸ点）を超えるとＶＡがＶｃ
ｃにかかわらず一定値となる特性で、ｎチャネルＭＯＳ
トランジスタのドレインソース間には一定の電圧以上の
電圧が印加されないようにすることができる。（ｄ）の
特性は、（ａ）の特性よＦ）、Ｖｃｃ依存性が小さい場
合で、上述した特性と同様の効果かえられる。なお、こ
こで説明したＸ直電圧や、ＶＡの印加方法は、用いるｎ
チャネルＭＯＳトランジスタの電源耐圧およびＬＳＩの
構成によって任意に決められるものである。
力電源電圧Ｖｃｃの関係で示す。同図において（ａ）の
特性は、第４図で説明したＶＡ＝ＶＣＣとした場合に相
当する。（ｂ）の特性は、任意の電圧（図中のＸ点）か
ら折れ曲る特性で、外部入力電源電圧Ｖｃｃを上昇でせ
ても、Ｘ点に担当する電圧を超えると３２のゲート重圧
ＶＡの値はＶｃｃよりｌＪ・さくなり、これに伴なって
第３図に示した３２゜３３なるｎチャネルＭＯＳトラン
ジスタのドレイン・ソース間にかが７６屯圧が小さくな
って該トランジスタの特性変動を防止する。（Ｃ）の特
性は、任意の電圧（図中のＸ点）を超えるとＶＡがＶｃ
ｃにかかわらず一定値となる特性で、ｎチャネルＭＯＳ
トランジスタのドレインソース間には一定の電圧以上の
電圧が印加されないようにすることができる。（ｄ）の
特性は、（ａ）の特性よＦ）、Ｖｃｃ依存性が小さい場
合で、上述した特性と同様の効果かえられる。なお、こ
こで説明したＸ直電圧や、ＶＡの印加方法は、用いるｎ
チャネルＭＯＳトランジスタの電源耐圧およびＬＳＩの
構成によって任意に決められるものである。
一方、３７なる電圧は、３２のｎチャネルＭＯＳトラン
ジスタのしきい電圧によっても変化させることが可能で
ある。前述した（１ン式がら明らがな様に、３２の基板
効果係数にの値をよシ太きくすれば、Ｖｔｈ３２の値７
＞ｆｊ、！＜＆ｐ、Ｖ ３？ ＝ Ｖ Ａ−Ｖｔｈ３２
の関係から３７の電圧を低くすることができる。
ジスタのしきい電圧によっても変化させることが可能で
ある。前述した（１ン式がら明らがな様に、３２の基板
効果係数にの値をよシ太きくすれば、Ｖｔｈ３２の値７
＞ｆｊ、！＜＆ｐ、Ｖ ３？ ＝ Ｖ Ａ−Ｖｔｈ３２
の関係から３７の電圧を低くすることができる。
第６図に、本発明の第２の実７１￥！ｉ例を示す。第６
図において、６０１は外部入力電源電圧Ｖ ｃｃ端子、
６０２〜６０４（ｄｐｆｒ’ネルＭＯ８トラ７ジスタ、
６０５〜６０８１ｄ、ｎ ｆ−’ｖネルＭＯ８トランジ
スｚ６１０は出力端子、６１２〜６１４は入力端子、６
１１は任意電圧ＶＡの端子で、全体で３人ヵＮＯＲ回路
を構成している。ＮＯＲ回路の構成端子である６０６〜
６０８のドレイン端子６０９と出力端子６１００間に、
６０５なるｎチャネルＭＯＳトランジスタが直列に設け
られ、そのゲート端子に所定の′電圧ＶＡが印加される
ことにより、６０６〜６０８のドレインとソース間には
常に電源電圧より低い電圧が印加され、結果として電源
電圧より低い′電源耐圧しか持っていない微細化ＭＯＳ
トランジスタを用いても該トランジスタには伺ら特性変
動を生じさせることなく、従来電源のままで高信頼性、
高性能のＬＳＩを実現することができる。本実施例では
ＮＯＲ回路を用いて説明したが、ＮＡＮＤＭ路に本発明
を適用しても得られる効果は同様である。
図において、６０１は外部入力電源電圧Ｖ ｃｃ端子、
６０２〜６０４（ｄｐｆｒ’ネルＭＯ８トラ７ジスタ、
６０５〜６０８１ｄ、ｎ ｆ−’ｖネルＭＯ８トランジ
スｚ６１０は出力端子、６１２〜６１４は入力端子、６
１１は任意電圧ＶＡの端子で、全体で３人ヵＮＯＲ回路
を構成している。ＮＯＲ回路の構成端子である６０６〜
６０８のドレイン端子６０９と出力端子６１００間に、
６０５なるｎチャネルＭＯＳトランジスタが直列に設け
られ、そのゲート端子に所定の′電圧ＶＡが印加される
ことにより、６０６〜６０８のドレインとソース間には
常に電源電圧より低い電圧が印加され、結果として電源
電圧より低い′電源耐圧しか持っていない微細化ＭＯＳ
トランジスタを用いても該トランジスタには伺ら特性変
動を生じさせることなく、従来電源のままで高信頼性、
高性能のＬＳＩを実現することができる。本実施例では
ＮＯＲ回路を用いて説明したが、ＮＡＮＤＭ路に本発明
を適用しても得られる効果は同様である。
なお、上記の説明においては、ＶＡを定電圧として用い
たが、パルス状の電圧であっても、回路の入力端子から
電圧が入力される以前に該パルス状の電圧がＤＣ的に所
定の電圧に確定していれば、本発明から得られる効果は
同じである。
たが、パルス状の電圧であっても、回路の入力端子から
電圧が入力される以前に該パルス状の電圧がＤＣ的に所
定の電圧に確定していれば、本発明から得られる効果は
同じである。
第７図に、本発明の第３の実施例を示す。第７図におい
て、７０１は外部入力電源電圧Ｖｃｃ端子、７０９は本
回路の負荷素子となるｎチャネルＭＯＳトランジスタで
、そのゲート端子７０２には所定の電圧Ｖｘが印加され
る。Ｖｘの値は、動作時においてはＶｃｃ −ｌ ｖ
ｔｈｐ Ｉから０■までの値をとり、非動作時にはＶｃ
ｃの電圧をとってもよい。ここでｌ Ｖ ｔｈｐ ｌは
７０９のしきい電圧である。
て、７０１は外部入力電源電圧Ｖｃｃ端子、７０９は本
回路の負荷素子となるｎチャネルＭＯＳトランジスタで
、そのゲート端子７０２には所定の電圧Ｖｘが印加され
る。Ｖｘの値は、動作時においてはＶｃｃ −ｌ ｖ
ｔｈｐ Ｉから０■までの値をとり、非動作時にはＶｃ
ｃの電圧をとってもよい。ここでｌ Ｖ ｔｈｐ ｌは
７０９のしきい電圧である。
７１１〜７１３はｎチャイ・ルＭＯＳトランジスタで、
それぞれのゲート端子７０６〜７０８に入力信号が与え
られて論理回路としての動作が行なわれる。出力端子７
０３と７１１〜７１３のドレイン端子７０５の間に７１
０なるｎチャネルＭＯＳトランジスタが直列に設けられ
、そのゲート端子７０４に所定の電圧ＶＡが印加される
ことによって、７１１〜７１３のドレインとソース間に
は常に電源電圧より低い電圧が印加される。結果として
、第１．第２の実施例で説明した如く本発明の効果が得
られる。
それぞれのゲート端子７０６〜７０８に入力信号が与え
られて論理回路としての動作が行なわれる。出力端子７
０３と７１１〜７１３のドレイン端子７０５の間に７１
０なるｎチャネルＭＯＳトランジスタが直列に設けられ
、そのゲート端子７０４に所定の電圧ＶＡが印加される
ことによって、７１１〜７１３のドレインとソース間に
は常に電源電圧より低い電圧が印加される。結果として
、第１．第２の実施例で説明した如く本発明の効果が得
られる。
ただし、Ｖｘｆ動作時Ｋ（Ｖｃｃ Ｖｔｈｐ） の
所定の値に固定すると、定常時にも多少の電流が流れる
ので第３図の実施例よりも消費電力が太きい。
所定の値に固定すると、定常時にも多少の電流が流れる
ので第３図の実施例よりも消費電力が太きい。
第８図は、第７図に示した第３の実施例の変形を示した
ものである。第７図における７０９のゲート端子と７１
１のゲート端子が結線されて共通端子８０１となり、７
０９と７１１でＣＭＯ８回路を構成している。８０１が
Ｖｃｃレベルの電圧になると７０９はＯＦＦ状態となっ
て７０１からＶ８ａ（ＧＮＤ線）に流れる貫通電流がな
くなり低消費電力化が達成できる。
ものである。第７図における７０９のゲート端子と７１
１のゲート端子が結線されて共通端子８０１となり、７
０９と７１１でＣＭＯ８回路を構成している。８０１が
Ｖｃｃレベルの電圧になると７０９はＯＦＦ状態となっ
て７０１からＶ８ａ（ＧＮＤ線）に流れる貫通電流がな
くなり低消費電力化が達成できる。
第９図は、第７図に示した本発明による論理回路の変形
を示したものである。同図において９０１は外部入力電
源車圧Ｖｃｃ端子、９０２が負荷となるｐチャイ・ルＭ
ＯＳトランジスタでゲート端子９０３には所定の電圧Ｖ
ｘが印加される。９０６は本論理回路の入力端子であり
、９０８〜９１０なるｎチャネルＭＯＳトランジスタの
ドレイン端子９１１〜９１３が出力端子となる。９０５
なるｎチャネルＭＯＳトランジスタが９０６と負荷素子
９０２のドレイン９０７間に設けられ、該ゲート端子９
０４に所定の電圧ＶＡが印加される結果、本回路で論理
回路を構成した場合に駆動ＭｏＳトランジスタ、例えば
９０８〜９１０のドレイン−ソース間には常にＶｃｃ電
圧以下の電圧が印加され本発明の効果かえられる。また
、本回路構成では、９０２なる負荷素子で、９０６およ
び９０７なる端子を光電する必要があるが、この場合、
９０６の端子ｋ Ｖ ｃｃ −Ｖ ｔｈ９０５ まで光
電すると９０５１−ｊ−ＯＦ Ｆ状態となって９０６の
負荷容量がみえなくなるため、その後における９０７の
光電速度は速くなるという利点を持つ。
を示したものである。同図において９０１は外部入力電
源車圧Ｖｃｃ端子、９０２が負荷となるｐチャイ・ルＭ
ＯＳトランジスタでゲート端子９０３には所定の電圧Ｖ
ｘが印加される。９０６は本論理回路の入力端子であり
、９０８〜９１０なるｎチャネルＭＯＳトランジスタの
ドレイン端子９１１〜９１３が出力端子となる。９０５
なるｎチャネルＭＯＳトランジスタが９０６と負荷素子
９０２のドレイン９０７間に設けられ、該ゲート端子９
０４に所定の電圧ＶＡが印加される結果、本回路で論理
回路を構成した場合に駆動ＭｏＳトランジスタ、例えば
９０８〜９１０のドレイン−ソース間には常にＶｃｃ電
圧以下の電圧が印加され本発明の効果かえられる。また
、本回路構成では、９０２なる負荷素子で、９０６およ
び９０７なる端子を光電する必要があるが、この場合、
９０６の端子ｋ Ｖ ｃｃ −Ｖ ｔｈ９０５ まで光
電すると９０５１−ｊ−ＯＦ Ｆ状態となって９０６の
負荷容量がみえなくなるため、その後における９０７の
光電速度は速くなるという利点を持つ。
以上棟々示した実施例において本発明にて挿入したｎチ
ャネルｆ（、ｊ ＯＳ ）ランジスタ（第３図の３２、
第６図の６１１、第７図、及び第８図の７０４、第９図
の９０５）に変えて複数個直列のｎチャ矛ルＭＯ８）ラ
ンジスタを挿入すると、個個のｎチャネルＭＯ８トラン
ジスタの受は持つ電圧が低くなり、よ＃）電源耐圧の低
い、すなわちより短チャネルのＭＯＳトランジスタを用
いることができる。その種本発明の主旨を逸脱しない範
囲で種々の変形が成し得る。
ャネルｆ（、ｊ ＯＳ ）ランジスタ（第３図の３２、
第６図の６１１、第７図、及び第８図の７０４、第９図
の９０５）に変えて複数個直列のｎチャ矛ルＭＯ８）ラ
ンジスタを挿入すると、個個のｎチャネルＭＯ８トラン
ジスタの受は持つ電圧が低くなり、よ＃）電源耐圧の低
い、すなわちより短チャネルのＭＯＳトランジスタを用
いることができる。その種本発明の主旨を逸脱しない範
囲で種々の変形が成し得る。
以上のように本発明によれば、ｎチャネルＭＯ８トラン
ジスタには常に電源電圧より低い電圧が印加されるので
、短チヤネル化して電源耐圧が低下してもなお従来の電
源を向いて、かつ、短チヤネル化による高集積化を達成
した高性能の半導体集積回路装置を実現することができ
る。
ジスタには常に電源電圧より低い電圧が印加されるので
、短チヤネル化して電源耐圧が低下してもなお従来の電
源を向いて、かつ、短チヤネル化による高集積化を達成
した高性能の半導体集積回路装置を実現することができ
る。
第１図は微細化ＭＯＳトランジスタのしきい値電圧の変
動現象を示す特性図、第２図は従来のＣＭＯＳインバー
タ回路図、第３図は本発明の一実施例のＣＭＯＳインバ
ータ回路図、第４図は本発明の動作説明図、第５図は第
３図のｎチャイ、ルＭＯ８）ランジスタ３２のゲート印
加電圧の特性図、第６図、第７図、第８図、第９図はそ
れぞれ本発明の別の実施例の回路図である。 ３１・・・ｐチャネルＭＯＳトランジスタ、３２゜第
１ 図 （α） （ｂ）χ ２ 図 葛 ５ 口 第 ３ 図 時 間 （７１５） ＊’１Ｆ７１ 葛 ６ 図 η δ 口 ￥ｉ ９ 図 第１頁の続き ０発 明 者 小森谷剛 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 花村昭次 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
動現象を示す特性図、第２図は従来のＣＭＯＳインバー
タ回路図、第３図は本発明の一実施例のＣＭＯＳインバ
ータ回路図、第４図は本発明の動作説明図、第５図は第
３図のｎチャイ、ルＭＯ８）ランジスタ３２のゲート印
加電圧の特性図、第６図、第７図、第８図、第９図はそ
れぞれ本発明の別の実施例の回路図である。 ３１・・・ｐチャネルＭＯＳトランジスタ、３２゜第
１ 図 （α） （ｂ）χ ２ 図 葛 ５ 口 第 ３ 図 時 間 （７１５） ＊’１Ｆ７１ 葛 ６ 図 η δ 口 ￥ｉ ９ 図 第１頁の続き ０発 明 者 小森谷剛 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 花村昭次 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
Claims (1)
- 【特許請求の範囲】 １、 ｎチャネルＭＯ８）ランジスタとｐチャネルＭ
Ｏ８）ランジスタを同一基板上に形成したＣＭＯ８構造
を有する半導体集積回路装置において、双方のソース間
に電源電圧が印加されて論理回路を構成するｐチャネル
トランジスタと第１のｎチャイ・ルトランジスタのドレ
イン間に少なくともひとつの第２のｎチャネルトランジ
スタを接続し、該第２のｎチャ洋ルＭ、０８トランジス
タのゲートに所定の電圧を印加したことを特徴とする半
導体集積回路装置。 Ｚ 前記所定の電圧は電流電圧もしくはそれ以下の電圧
である％許請求の範囲第１項記載の半導体集積回路装置
。 ３、前記第２のｎチャネルＭＯ８）う／ジスタのソース
ドレインコンダクタンスは過渡時において前記第１のｎ
チャ坏ルＭＯ８）ランジスタのソースドレインコンダク
タンスと同等もしくはそれより大であることを特徴とす
る特許請求の範囲第１項の半導体装置。 ４、 前記ｐチャネルＭＯ８）ランジスタと前記第１の
ｎチャネルＭＯＳトランジスタのゲートを接続して入力
信号端とし、前記ｎチャネルＭＯＳトランジスタのドレ
インを出力信号端としてＣＭＯＳイ／パータを構成する
特許請求の範囲第１項に記載の半導体集積回路装置。 ５、 前記第１のｎチャネル＆］Ｏ８）ランジスタは、
それぞれゲーＨ−人力信号端とする複数の並列ｎｆヤイ
、ルＭＯＳトランジスタから成り、前記ｐチャネルＭＯ
８）ラノジスタのゲートに前記電源′電圧と同等もしく
はそれ以下の電圧を印加して負荷としたことｆ：特徴と
する特許請求の範囲第１項に記載の半導体集積回路装置
。 ６、前記複数のｎチャネルＭＯ８）ランジスタのうちの
ひとつのゲートは前記ｎチャネルＭＯＳトランジスタの
ゲートと接続される特許請求の範囲第５項の半導体集積
回路装置。 ７、複数のｎチャネルＭＯＳトランジスタの直列回路の
ドレイン側の一端と、前記複数のｎチャネルＭＯＳトラ
ンジスタに対応する複数の第１のｎチャネルＭＯＳトラ
ンジスタの並列回路のドレイン側の一端との間に少なく
ともひとつの第２のｎチャネルＭＯＳ）ランジスタを接
続し、前記直列回路のソース側の一端と前記並列回路の
ソース側の一端の間に電源電圧を印加するとともに前記
複数のｎチャネルＭＯＳトランジスタと前記複数の第１
のｎチャネルＭＯＳ）ランジスタの対応するもののゲー
ト同志をそれぞれ接続してそれぞれ入力信号端とし、前
記第２のｎチャネルＭＯＳトランジスタのゲートに所定
の電圧を印加し、前記直列回路のドレイン側の一端から
ＮＯＲもしくはＮＡＮＤ出力金出力生得体集積回路装置
。 ８、 ソースに電源′電圧が接続された負荷用のｎチャ
ネルＭＯＳトランジスタのドレインに駆動用のｎチャネ
ルＭＯＳトランジスタのゲートを接続し、該駆動用のｎ
チャネルＭＯＳトランジスタのソースｔｉ地してそのド
レインを出力端とし、該ｐチャネルＭＯ８Ｉ−ランジス
タのドレインに第２のｎチャネルＭＯＳトランジスタを
介して入力信号全印加し、前記ｐチャ４ｉしＭＯＳトラ
ンジスタのゲート、及び前記第２のｎチャネルＭＯＳト
ランジスタのゲートにそれぞれ所定の′電圧と印加して
論理回路を構成したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030721A JPS59158129A (ja) | 1983-02-28 | 1983-02-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030721A JPS59158129A (ja) | 1983-02-28 | 1983-02-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158129A true JPS59158129A (ja) | 1984-09-07 |
Family
ID=12311507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030721A Pending JPS59158129A (ja) | 1983-02-28 | 1983-02-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158129A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62501043A (ja) * | 1984-12-10 | 1987-04-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 高信頼度相補論理回路 |
| JPH03159315A (ja) * | 1989-11-16 | 1991-07-09 | Matsushita Electric Ind Co Ltd | 多入力論理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566541A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Semiconductor logic circuit |
-
1983
- 1983-02-28 JP JP58030721A patent/JPS59158129A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566541A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Semiconductor logic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62501043A (ja) * | 1984-12-10 | 1987-04-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 高信頼度相補論理回路 |
| JPH03159315A (ja) * | 1989-11-16 | 1991-07-09 | Matsushita Electric Ind Co Ltd | 多入力論理回路 |
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