KR100278486B1 - 집적회로에서의 용량성 구조체 - Google Patents

Abstract

통상적인 MOS 제조 공정을 사용해 전압에 독립적인 용량성(capacitive) 구조를 갖는 구조체가 제공된다. 이 용량성 구조체는 두 개의 FET 디바이스의 소오스 단자, 드레인 단자, 그리고 몸체 단자들을 다 함께 공통 노드(node)로 접속시키므로써 직렬로 연결된 두 개의 FET 디바이스를 포함한다. 전류원과 전류 미러를 포함하는 바이어싱 회로가 공통 노드를 바이어스하여, 인가된 전압과는 무관하게 일정 용량(capacitance)이 두 개의 직렬접속된 FET 디바이스의 게이트 단자에 걸쳐 유지된다.

Description

집적회로에서의 용량성 구조체{CAPACITIVE STRUCTURE IN AN INTEGRATED CIRCUIT}

본 발명은 집적회로 (IC) 디바이스에 관한 것으로서, 특히 IC 칩상의 플로팅(floating) 용량성 구조체에 관한 것이다.

혼합 모드에서, 즉 아날로그-디지탈 집적 회로 (IC) 에서, 전압에 독립적인, 또는 ″플로팅″ 커패시터는 일반적으로 필요한 구성 요소이다. 그러한 커패시터는 단자 전압 신호의 범위에 걸쳐 일정한 용량을 유지해야 한다. 플로팅 커패시터는 여러 방법으로 구현될 수 있다. 예를 들어, 플로팅 커패시터는 2 개의 폴리실리콘층이나 2 개의 박막 금속층 사이에 유전층을 제공하여 형성될 수 있다. 다른 방법으로는, 통상적인 CMOS 디바이스의 게이트 산화물 아래에 전도층을 제공여 용량성 구조체가 제조될 수 있다. 그러나, 이들 모든 구조체는 기존의 CMOS 공정에 대해 부가적인 단계들을 필요로 한다. 기본적인 CMOS 제조 순서의 범위를 넘어서는 그러한 부가적인 단계는, 최종적인 칩에 대해 시간, 복잡성, 그리고 비용을 증가시키게 된다.

1988년 11월 22일, 호프먼에게 발행된 미국 특허 제 4,786,828 호에서, 종래의 CMOS 공정 단계들을 사용해 제조될 수 있는 플로팅 커패시터가 설명되어 있다. 도 1 에서 도시된 바와 같이, FET 디바이스 (102, 103) 는 이들의 게이트 단자에서 직렬로 접속된다. 각 디바이스의 소오스 단자, 드레인 단자, 및 몸체 단자들이 결합하여, 각 디바이스에 단일 신호 단자를 생성한다. 직렬 접속된 FET 디바이스 (106, 107, 108) 및 바이어싱(biasing) FET 디바이스 (105) 로 구성된 바이어싱 회로망이 FET 디바이스 (102, 103) 의 게이트 단자에 접속된다. 디바이스 (105) 는 디바이스 (102, 103) 가 계속 포화 영역에서 동작하도록 필요한 출력 전압을 공급해준다. 호프먼의 발명은 기존의 CMOS 공정으로 구현될 수 있지만, 커패시터의 성능에 대한 문제가 발생할 수 있다.

반도체 디바이스의 물리적 특성으로 인해 CMOS 구조체의 기판 접합부에는 작은 기생 용량이 존재하게 된다. 호프먼은 각 FET 디바이스 (102, 103) 의 소오스 단자, 드레인 단자, 그리고 몸체 단자를 공통으로 접속하고, 이들 공통 접속된 단자를 용량성 회로 (101) 의 신호 단자로 사용하기 때문에, 도 2 에 도시된 바와 같이, 기생 용량 (C204, C205) 이 생기게 된다. 도 2 에서 알 수 있는 바와 같이, MOS 용량 (C202, C203) 에 부가하여, 용량 (C204) 이 용량성 회로 (101) 의 하나의 신호 단자에 존재하며, 용량 (205) 이 다른 단자에 존재한다. 용량성 회로 (101) 가 일단이 접지전위에 접속된 바이패스 (bypass) 용량으로서 사용되는 경우, 상대적으로 작은 기생 용량 (C204, C205) 은 그리 중요하지 않게 된다. 용량 (C205) 이 단락되며, 용량 (C204) 은 단순히 총 바이패스 용량에 더해진다. 그러나, 다른 회로 응용에 있어, 기생 용량 (C204, C205) 양 쪽에 의해 제공되는 접지로의 용량성 경로로 인해, 상당한 신호 손실이 일어날 수 있다.

따라서, 종래의 CMOS 공정을 사용하여 제조될 수 있고, 기생 용량으로 인한 성능 문제들을 최소화할 수 있는 플로팅 용량성 구조체를 제공하는 것이 바람직하다.

도 1 은 호프먼의 발명의 개략도.

도 2 는 기생 용량을 포함하는, 호프먼의 용량성 회로의 개략도.

도 3 은 본 발명의 실시예의 개략도.

도 4 는 기생 용량을 포함하는, 본 발명의 용량성 회로의 개략도.

도 5 는 로우 바이어싱을 갖는 본 발명의 실시예의 개략도.

도 6 은 하이 바이어싱을 갖는 본 발명의 실시예의 개략도.

*도면의 주요부분에 대한 부호의 설명*

301 : 용량성 회로

302, 303 : PMOS 디바이스

304 : 바이어싱 회로

305 : 바이어스 단자

C402, C403 : MOS 용량

C404, C405 : 기생 용량

502, 602 : 전류원

503, 603 : 전류 미러

본 발명은 종래의 CMOS 공정으로 제조가능하고, 최소화된 기생 용량을 갖는 플로팅 MOS 용량성 구조체를 제공한다. 본 발명에 따르면, 용량성 구조체는 두 개의 직렬 접속된 FET 디바이스 및 바이어싱 회로를 포함한다. 양쪽 FET 디바이스의 소오스 단자, 드레인 단자 및 몸체 단자가 모두 공통 접속되어, 단일 바이어스 입력 단자를 형성한다. 나머지 게이트 단자는 용량성 구조체용 입력 및 출력 단자를 제공한다. 바이어싱 회로는 바이어스 입력 단자에 접속되어, 용량성 구조체로 입력되는 소망의 입력전압의 범위에 대해 2 개의 FET 디바이스가 포화영역에서 동작하도록 2 개의 FET 디바이스를 바이어스한다.

본 발명의 실시예에서, 바이어싱 회로는 전류원과 전류 미러(mirror)를 포함한다. 소정의 기준 전류가 전류 미러에 의해 반사되고 감소되어 전류 미러 내의 출력 트랜지스터가 그것의 선형 영역 내로 바이어스된다. 이것은 차례로 고임피던스 출력을 제공하여 2 개의 FET 디바이스를 이들의 포화 영역 내로 바이어싱한다.

본 발명의 다른 실시예에 있어서, 바이어싱 회로는 바이어스 입력 단자를 접지 전압으로 강압한다. 이는, 각 FET 디바이스에서 게이트 전압이 그 FET 디바이스의 문턱전압보다 큰 값을 가지는 한, 일정한 용량을 보장 한다.

또 다른 본 발명의 실시예에서, 바이어싱 회로는 바이어스 입력 단자를 회로의 전원 전압으로 승압한다. 이는 각 FET 디바이스에서 게이트 전압이 전원 전압보다 적어도 그 FET 디바이스의 문턱전압 만큼 작은 값을 갖는 한, 일정한 용량을 보장 한다.

본 발명은 첨부된 도면을 참조한 이하의 상세한 설명으로 보다 완전하게 이해할 수 있을 것이다.

도 3 은 본 발명에 따른, 종래의 MOS 제조 공정에 의해 제조된 플로팅 용량성 구조체를 나타낸다. 용량성 회로 (301) 는 P 형 기판상에 제조된 PMOS 디바이스 (302, 303) 를 포함한다. 디바이스 (302, 303) 의 소오스 단자, 드레인 단자, 및 몸체 단자들은 모두 함께 접속되어 바이어스 단자 (305) 를 형성한다. 바이어싱 회로 (304) 는 바이어스 단자 (305) 에 접속된다. 디바이스 (302, 303) 의 게이트 단자는 용량성 구조체의 입력 및 출력 단자를 제공한다. 디바이스 (302, 303) 는 PMOS 디바이스로서 나타나 있지만, 당 분야의 당 업자에게 n 형 기판상에 제조된 NMOS 디바이스도 또한 본 발명에서 사용될 수 있다는 사실은 명백하다. n 형 기판상의 PMOS 디바이스 및 p 형 기판상의 NMOS 디바이스도 역시 사용될 수 있다는 점도 유의해야 한다. 그러나, 이들 경우에 몸체 단자는 각각 n 웰(well) 이나 p 웰이 아닌 기판 그 자체가 되어, 그러한 구현을 근접한 회로로부터의 노이즈에 대해 보다 민감하게 만든다. 용량성 회로 (301) 는 도 4 의 개략적인 회로 (400) 로 모델링될 수 있다.

용량 (C402, C403) 은 각각 FET 디바이스 (302, 303) 의 MOS 용량이다. 용량 (C404, C405) 은 각각 FET 디바이스 (302, 303) 의 기생 용량이다. 본 발명의 본 실시예에서, 기생 용량 (C404, C405) 은 용량성 회로 (301) 의 입력 및 출력 단자로부터 떨어져 위치되고, 입력 및 출력 신호에 대한 어떠한 영향도 최소화시킨다. 따라서, 용량성 회로 (301) 의 유효 용량, Ceff, 은 다음과 같이 주어진다.

Ceff = C402*C403/(C402+C403)

만일 C402 가 C403 과 같은 값을 가진다면,

Ceff = C402/2 =C403/2

이다.

도 5 는 용량성 회로 (301) 와 함께 집적된 바이어싱 회로 (304) 의 실시예를 나타낸다. 전류원 (502) 은 PMOS 디바이스 (504) 를 구비한다. 회로 전원 전압 Vdd 은 디바이스 (504) 의 드레인 단자에 인가된다. 소정의 전압 Vref 이 디바이스 (504) 의 게이트에 입력되는데, 이는 기준 전류 Iref 를 공급(source)한다. 전류 미러 (503) 내의 NMOS 디바이스 (505) 는 전류 Iref 를 받는데, 이는 스케일된 NMOS 디바이스 (506) 에 의해 바이어스 전류 Ibias 로서 반사된다. 디바이스 (506) 의 채널 길이를 디바이스 (505) 의 채널 길이에 대해서 조절하므로써, Ibias 대 Iref 의 비율이 설정된다. 이 비율은 디바이스 (506) 가 아주 작은 전류에서 동작하도록 하기 위해, Ibias 의 크기가 Iref 보다 수 오더(order) 정도가 작도록 규정된다. Ibias가 0 에 접근할수록, 디바이스 (506) 는 큰 값의 저항기처럼 동작한다.

전류원 (502) 과 전류 미러 (503) 를 통한 동작 전류 (quiescent current) 흐름은, 작은 Iref 를 생성하도록 기준 전압 Vref 를 조절하여 최소화된다. 디바이스 (506) 의 드레인 단자는 바이어스 단자 (305) 에 접속된다. 디바이스 (506) 는 그것의 선형 영역 내에서 동작중이기 때문에, 이는 바이어스 단자 (305) 를 접지로 바이어싱하고, 비록 Ibias 가 제로일지라도 접지에 대해 고임피던스 저항으로 동작한다. 이 시점에서, 용량성 회로 (301) 는, 양쪽 디바이스 (302, 303) 가 이들 각각의 포화 영역 내에서 동작하고 있는 한 일정한 용량을 제공한다. 따라서, 디바이스 (302) 와 디바이스 (303) 는 각각 다음 관계를 만족시켜야 한다.

| Vg - Vsdb | ≥ Vt

여기에서 Vsdb 는 바이어스 단자 (305) 에 인가된 바이어스 전압이고, Vt 와 Vg 는 각각 디바이스 (302, 303) 중 어느 하나의 문턱전압과 게이트 단자 전압이다. 전류원 (502) 과 전류 미러 (503) 에 의해 결정되는 Vsdb 는 접지에 있고, 따라서 디바이스 (302, 303) 의 게이트 단자 전압 양쪽이 이들 각각의 문턱 전압과 회로의 전원 전압 Vdd 사이의 범위에 있는 한 용량성 구조체 (301) 는 일정한 용량을 제공한다.

도 6 은 용량성 회로 (301) 와 함께 집적된 바이어싱 회로 (304) 의 다른 실시예이다. 전류원 (602) 은 NMOS 디바이스 (604) 를 포함한다. 소정의 전압 Vref 이 디바이스 (604) 의 게이트에 입력되는데, 이는 전류 미러 (603) 에서 PMOS 디바이스 (605) 의 소오스 단자로부터 기준 전류 Iref 를 싱크(sink)한다. 이 기준 전류 Iref 는 이어서, 매칭된 PMOS 디바이스 (606) 에 의해 바이어스 전류 Ibias 로서 반사된다. 디바이스 (606) 의 채널 길이를 디바이스 (605) 의 채널 길이에 대해서 조절하므로써, Ibias 대 Iref 의 비율이 설정된다. 이 비율은 디바이스 (606) 가 아주 작은 전류에서 동작하도록 하기 위해, Ibias 의 크기가 Iref 보다 수 오더(order) 정도가 작도록 규정된다. Ibias가 0 에 접근할수록, 디바이스 (606) 는 큰 값의 저항기처럼 동작한다. 전류원 (602) 과 전류 미러 (603) 를 통한 동작 전류 흐름은, 작은 Iref 를 생성하도록 기준 전압 Vref 를 조절하여 최소화된다. 디바이스 (606) 의 드레인 단자는 바이어스 단자 (305) 에 접속된다. 디바이스 (606) 가 그의 선형 영역 내에서 동작중이기 때문에, 이는 바이어스 단자 (305) 를 하이로 바이어싱하고, 비록 Ibias가 제로일지라도 Vdd 에 대해 고임피던스 저항으로서 작용한다. 이 시점에서, 용량성 회로 (301) 는, 양 디바이스 (302, 303) 가 이들 각각의 포화 영역에서 동작하는 한 일정한 용량을 제공한다. 따라서, 디바이스 (302) 와 디바이스 (303) 는 각각 다음 관계를 만족시켜야 한다.

| Vg - Vsdb | ≥ Vt

여기에서 Vsdb 는 바이어스 단자 (305) 에 인가된 바이어스 전압이고, Vt 와 Vg 는 각각, 디바이스 (302, 303) 중 어느 하나의 문턱전압 및 게이트 단자 전압이다. Vsdb는 전류원 (602) 과 전류 미러 (603) 에 의해 결정되고, Vdd 이다. 따라서, 용량성 구조체 (301) 는, 디바이스 (302, 303) 의 게이트 단자 전압이 다음의 범위 내에 있을 때 일정한 용량을 제공한다.

접지 ≤ Vg30x ≤ (Vdd - Vt30x)

여기에서, Vg30x 와 Vt30x 는 각각 각 디바이스의 게이트 전압과 문턱 전압을 나타낸다.

본 발명의 상술된 실시예들은 단지 본 발명의 예시일 뿐으로, 제한적인 의도를 가진 것이 아니다. 따라서 당 업자에게, 상기의 상세한 설명과 도면들을 고려하여, 다양한 변화와 변형이 본 발명의 범위 안에서 행해질 수 있음은 명백할 것이다. 예를 들어, PMOS 디바이스가 설명된 본 발명의 실시예에 NMOS 디바이스가 포함될 수 있고, 그 역도 가능하다. 또한, 바이어스 회로는, 고임피던스 출력이나 트랜지스터 회로망 같은, 저전류 누출 경로를 제공하는 어떠한 방법으로든지 실시될 수 있다. 최종적으로, 상술된 회로들 대신에, 캐스코드(cascode) 전류원과 같은 전류원이나, 윌슨 전류 미러와 같은 전류 미러 등, 전류원과 전류 미러에 대해서 어떠한 회로도 사용될 수 있다. 따라서, 첨부된 청구범위는 본 발명의 범위 내에 속하는 모든 변화 및 변형을 포함한다.

본 발명은 종래의 CMOS 공정으로 제조가능하고, 최소화된 기생 용량을 갖는 플로팅 MOS 용량성 구조체를 제공한다.

Claims (5)

1. 제 1 FET 디바이스;

   제 2 FET 디바이스로서, 상기 제 1 FET 디바이스와 상기 제 2 FET 디바이스의 소오스 단자, 드레인 단자, 및 몸체 단자가 모두 함께 접속되어 단일 바이어스입력 단자를 형성하는 제 2 FET 디바이스; 및

   상기 단일 바이어스 입력 단자에서 바이어스 신호를 공급하여 상기 제 1 FET 디바이스와 상기 제 2 FET 디바이스가 그들 각각의 게이트 단자에서의 소망전압의 범위에 걸쳐 각각이 그들의 포화 영역에서 동작하도록 하는 바이어싱 회로를 구비하는 것을 특징으로 하는 집적회로에서의 용량성 구조체.
2. 제 1 항에 있어서, 상기 제 1 및 제 2 FET 디바이스는 p 채널 FET 디바이스로 이루어지는 것을 특징으로 하는 집적회로에서의 용량성 구조체.
3. 제 2 항에 있어서, 상기 제 1 및 제 2 FET 디바이스는 p 형 기판상에 제조되는 것을 특징으로 하는 집적회로에서의 용량성 구조체.
4. 제 3 항에 있어서, 상기 바이어싱 회로는,

   기준 전압 입력에 의거하여 기준 전류를 발생시키는 전류원; 및

   출력 트랜지스터 및 상기 출력 트랜지스터를 걸쳐서 상기 기준 전류를 반사하며 상기 출력 트랜지스터가 선형 영역에서 동작하도록 전류 비를 갖는 미러 회로로 이루어지는 전류 미러를 구비하는 것을 특징으로 하는 집적회로에서의 용량성 구조체.
5. 제 4 항에 있어서,

   상기 미러 회로는 복수의 n 채널 FET 디바이스를 구비하고;

   상기 출력 트랜지스터는 p 채널 FET 디바이스를 구비하고; 또한

   상기 출력 트랜지스터의 상기 드레인 단자는 상기 바이어스 입력단자에 접속되는 것을 특징으로 하는 집적회로에서의 용량성 구조체.