JP2684976B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000000872 buffer Substances 0.000 claims description 44
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 claims description 21
- 239000003990 capacitor Substances 0.000 claims description 20
- 101100033865 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA1 gene Proteins 0.000 claims description 8
- 230000003071 parasitic effect Effects 0.000 description 40
- 238000010586 diagram Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 2
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 1
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 1
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 1
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【０００１】本発明は半導体装置、特に、基準電圧型入
力バッファを有する半導体装置に関する。
力バッファを有する半導体装置に関する。
【０００２】
【従来の技術】ＣＭＯＳ回路は、高集積化に適するため
に、半導体集積回路（ＬＳＩ）に一般的に用いられてい
る。また、ＣＭＯＳＬＳＩの入出力インタフェースとし
ては、ＴＴＬレベルが用いられることが多い。従って、
ＣＭＯＳＬＳＩの入力バッファは、外部ＴＴＬレベル
を、ＬＳＩ内部で用いられるＣＭＯＳレベルに変換する
機能を持つように設計される。その機能を実現する一方
法として、外部からの入力信号の電圧とＬＳＩ内部で発
生した基準電圧とを比較することにより、ＴＴＬからＣ
ＭＯＳへのレベル変換を行う入力バッファがある。
に、半導体集積回路（ＬＳＩ）に一般的に用いられてい
る。また、ＣＭＯＳＬＳＩの入出力インタフェースとし
ては、ＴＴＬレベルが用いられることが多い。従って、
ＣＭＯＳＬＳＩの入力バッファは、外部ＴＴＬレベル
を、ＬＳＩ内部で用いられるＣＭＯＳレベルに変換する
機能を持つように設計される。その機能を実現する一方
法として、外部からの入力信号の電圧とＬＳＩ内部で発
生した基準電圧とを比較することにより、ＴＴＬからＣ
ＭＯＳへのレベル変換を行う入力バッファがある。
【０００３】図７は上述の入力バッファを含む従来の半
導体装置を示すレイアウト図である。図７において、入
力バッファＢＵＦ１には、入力信号パッドＰ１からの入
力信号ＩＮ１が配線１を介して入力され、また、基準電
圧発生回路ＲＥＦからの基準電圧ＶＲＥＦ０が配線２を
介して入力される。この場合、入力バッファＢＵＦ１の
入力直前においては、入力信号ＩＮ１は配線１の寄生抵
抗Ｒ１及び寄生容量Ｃ１、Ｃ２によって入力信号ＩＮ
１’となり、また、基準電圧ＶＲＥＦ０は配線２の寄生
抵抗Ｒ２及び寄生容量Ｃ３、Ｃ４によって基準電圧ＶＲ
ＥＦ１となる。従って、実際には、入力バッファＢＵＦ
１は、入力信号ＩＮ１’と基準電圧ＶＲＥＦ１とを比較
することにより出力電圧ＯＵＴ１を発生する。
導体装置を示すレイアウト図である。図７において、入
力バッファＢＵＦ１には、入力信号パッドＰ１からの入
力信号ＩＮ１が配線１を介して入力され、また、基準電
圧発生回路ＲＥＦからの基準電圧ＶＲＥＦ０が配線２を
介して入力される。この場合、入力バッファＢＵＦ１の
入力直前においては、入力信号ＩＮ１は配線１の寄生抵
抗Ｒ１及び寄生容量Ｃ１、Ｃ２によって入力信号ＩＮ
１’となり、また、基準電圧ＶＲＥＦ０は配線２の寄生
抵抗Ｒ２及び寄生容量Ｃ３、Ｃ４によって基準電圧ＶＲ
ＥＦ１となる。従って、実際には、入力バッファＢＵＦ
１は、入力信号ＩＮ１’と基準電圧ＶＲＥＦ１とを比較
することにより出力電圧ＯＵＴ１を発生する。
【０００４】同様に、入力バッフアＢＵＦ２には、入力
信号パッド２からの入力信号ＩＮ２が配線３を介して入
力され、また、基準電圧発生回路ＲＥＦからの基準電圧
ＶＲＥＦ０が配線４を介して入力される。この場合、入
力バッファＢＵＦ２の入力直前においては、入力信号Ｉ
Ｎ２は配線３の寄生抵抗Ｒ３及び寄生容量Ｃ５、Ｃ６に
よって入力信号ＩＮ２’となり、また、基準電圧ＶＲＥ
Ｆ０が配線４の寄生抵抗Ｒ４及び寄生容量Ｃ７，Ｃ８に
よって基準電圧ＶＲＥＦ２となる。従って、実際には、
入力バッファＢＵＦ２は、入力信号ＩＮ２’と基準電圧
ＶＲＥＦ２とを比較することにより出力電圧ＯＵＴ２を
発生する。なお、図７においては、アドレス、１／０等
のデータ信号というように入力信号が複数あるので、入
力バッファもこれらに対応して同じ数だけあり、従っ
て、それら複数の入力バッファに基準電圧ＶＲＥＦを供
給するための配線は、種々の寄生抵抗、寄生容量を有す
る。
信号パッド２からの入力信号ＩＮ２が配線３を介して入
力され、また、基準電圧発生回路ＲＥＦからの基準電圧
ＶＲＥＦ０が配線４を介して入力される。この場合、入
力バッファＢＵＦ２の入力直前においては、入力信号Ｉ
Ｎ２は配線３の寄生抵抗Ｒ３及び寄生容量Ｃ５、Ｃ６に
よって入力信号ＩＮ２’となり、また、基準電圧ＶＲＥ
Ｆ０が配線４の寄生抵抗Ｒ４及び寄生容量Ｃ７，Ｃ８に
よって基準電圧ＶＲＥＦ２となる。従って、実際には、
入力バッファＢＵＦ２は、入力信号ＩＮ２’と基準電圧
ＶＲＥＦ２とを比較することにより出力電圧ＯＵＴ２を
発生する。なお、図７においては、アドレス、１／０等
のデータ信号というように入力信号が複数あるので、入
力バッファもこれらに対応して同じ数だけあり、従っ
て、それら複数の入力バッファに基準電圧ＶＲＥＦを供
給するための配線は、種々の寄生抵抗、寄生容量を有す
る。
【０００５】図８は図７の入力バッファＢＵＦ１の回路
図である。すなわち、入力バッファＢＵＦ１はカレント
ミラー回路ＣＭ及びインバータＩＮＶよりなる。カレン
トミラー回路ＣＭはＰチャネルＭＯＳトランジスタ
ＱP1、ＱP2及びＮチャネルＭＯＳトランジスタＱn1、Ｑ
n2よりなり、クロック信号φが供給されるＰチャネルＭ
ＯＳトランジスタＱP3、ＱP4によって活性、非活性化さ
れる。また、インバータＩＮＶもクロック信号φが供給
されるＮチャネルＭＯＳトランジスタＱn3によって活
性、非活性化される。つまり、クロック信号φがハイレ
ベルのときには、カレントミラー回路ＣＭ及びインバー
タＩＮＶは非活性化され、従って、入力バッファＢＵＦ
１は動作しない。他方、クロック信号φがローレベルの
ときには、カレントミラー回路ＣＭ及びインバータＩＮ
Ｖは活性化され、入力バッファＢＵＦ１は動作する。こ
の結果、入力信号ＩＮ１’の電圧と基準電圧ＶＲＥＦ１
とが比較され、ＩＮ１’＞ＶＲＥＦ１のときには、出力
信号ＯＵＴ１はハイレベルとされ、ＩＮ１’＜ＶＲＥＦ
１のときには、出力信号ＯＵＴ１はローレベルとされ
る。
図である。すなわち、入力バッファＢＵＦ１はカレント
ミラー回路ＣＭ及びインバータＩＮＶよりなる。カレン
トミラー回路ＣＭはＰチャネルＭＯＳトランジスタ
ＱP1、ＱP2及びＮチャネルＭＯＳトランジスタＱn1、Ｑ
n2よりなり、クロック信号φが供給されるＰチャネルＭ
ＯＳトランジスタＱP3、ＱP4によって活性、非活性化さ
れる。また、インバータＩＮＶもクロック信号φが供給
されるＮチャネルＭＯＳトランジスタＱn3によって活
性、非活性化される。つまり、クロック信号φがハイレ
ベルのときには、カレントミラー回路ＣＭ及びインバー
タＩＮＶは非活性化され、従って、入力バッファＢＵＦ
１は動作しない。他方、クロック信号φがローレベルの
ときには、カレントミラー回路ＣＭ及びインバータＩＮ
Ｖは活性化され、入力バッファＢＵＦ１は動作する。こ
の結果、入力信号ＩＮ１’の電圧と基準電圧ＶＲＥＦ１
とが比較され、ＩＮ１’＞ＶＲＥＦ１のときには、出力
信号ＯＵＴ１はハイレベルとされ、ＩＮ１’＜ＶＲＥＦ
１のときには、出力信号ＯＵＴ１はローレベルとされ
る。
【０００６】図９は図７の基準電圧発生回路ＲＥＦの回
路図である。図９においては、電圧発生回路ＧＥＮは電
源電圧ＶCC（５±０．５Ｖまたは３．３±０．５Ｖ）に
依存しない、一定電圧ＶＲＥＦを発生する。この一定電
圧ＶＲＥＦは抵抗Ｒ１、Ｒ２によって分圧されて所望の
一定電圧ＶＲＥＦ０として送出される。
路図である。図９においては、電圧発生回路ＧＥＮは電
源電圧ＶCC（５±０．５Ｖまたは３．３±０．５Ｖ）に
依存しない、一定電圧ＶＲＥＦを発生する。この一定電
圧ＶＲＥＦは抵抗Ｒ１、Ｒ２によって分圧されて所望の
一定電圧ＶＲＥＦ０として送出される。
【０００７】図１０は図７の寄生抵抗、寄生容量を説明
する斜視図である。たとえば、図７の半導体装置を、半
導体基板１０１上に、ポリシリコン層１０２、第１のア
ルミニウム層１０３、第２のアルミニウム層１０４を形
成し、第１のアルミニウム層１０３の一部を図７の配線
１（２、３、４）とする。この場合、配線１（２、３、
４）自体も抵抗であり、従って、寄生抵抗を有すること
になる。また、配線１（２、３、４）は、隣接する半導
体基板１０１、ポリシリコン層１０２、第１のアルミニ
ウム層１０３、第２のアルミニウム層１０４に対して寄
生容量を有する。つまり、配線１（２、３、４）の寄生
抵抗及び寄生容量は配線１（２、３、４）の長さに依存
する。なお、寄生容量は半導体基板１０１以外に上述の
種々の配線層に対しても存在するが、図７においては、
ＧＮＤ記号で総称し、これを配線１（２、３、４）に対
する対極電圧値としている。
する斜視図である。たとえば、図７の半導体装置を、半
導体基板１０１上に、ポリシリコン層１０２、第１のア
ルミニウム層１０３、第２のアルミニウム層１０４を形
成し、第１のアルミニウム層１０３の一部を図７の配線
１（２、３、４）とする。この場合、配線１（２、３、
４）自体も抵抗であり、従って、寄生抵抗を有すること
になる。また、配線１（２、３、４）は、隣接する半導
体基板１０１、ポリシリコン層１０２、第１のアルミニ
ウム層１０３、第２のアルミニウム層１０４に対して寄
生容量を有する。つまり、配線１（２、３、４）の寄生
抵抗及び寄生容量は配線１（２、３、４）の長さに依存
する。なお、寄生容量は半導体基板１０１以外に上述の
種々の配線層に対しても存在するが、図７においては、
ＧＮＤ記号で総称し、これを配線１（２、３、４）に対
する対極電圧値としている。
【０００８】
【発明が解決しようとする課題】しかしながら、図７に
おける入力バッファＢＵＦ１、ＢＵＦ２は、ノイズを受
けて動作が遅れるという課題がある。すなわち、図７の
入力バッファＢＵＦ１の動作を図１１を参照して説明す
ると、図示のごとく、入力信号ＩＮ１がハイレベルから
ローレベルに変化しても、寄生抵抗Ｒ１及び寄生容量Ｃ
１、Ｃ２の存在のために、入力バッファＢＵＦ１の入力
直前の入力信号ＩＮ１’は遅延してハイレベルからロー
レベルに変化する。このとき、基準電圧ＶＲＥＦ０、従
って、入力バッファＢＵＦ１の入力直前の基準電圧ＶＲ
ＥＦ１は本来一定電圧である。しかしながら、このと
き、他の配線の電圧が変化すると、寄生容量をカップリ
ング容量として基板電圧も変動し、しかも、これによる
ノイズの大きさ、タイミング等は、場所毎に異なる。従
って、配線１に対する対極電圧をＧＮＤ１、配線２に対
する対極電圧をＧＮＤ２とした場合に、図示のごとく、
対極電圧ＧＮＤ１は＋方向に変化し、対極電圧ＧＮＤ２
は一方向に変化することがある。この場合には、入力信
号ＩＮ１’も＋方向に変化し、基準電圧ＶＲＥＦ１も−
方向に変化する。この結果、ＩＮ１’＜ＶＲＥＦ１とな
るタイミングＸが遅れることになり、従って、入力バッ
ファＢＵＦ１の動作が遅れることになる。
おける入力バッファＢＵＦ１、ＢＵＦ２は、ノイズを受
けて動作が遅れるという課題がある。すなわち、図７の
入力バッファＢＵＦ１の動作を図１１を参照して説明す
ると、図示のごとく、入力信号ＩＮ１がハイレベルから
ローレベルに変化しても、寄生抵抗Ｒ１及び寄生容量Ｃ
１、Ｃ２の存在のために、入力バッファＢＵＦ１の入力
直前の入力信号ＩＮ１’は遅延してハイレベルからロー
レベルに変化する。このとき、基準電圧ＶＲＥＦ０、従
って、入力バッファＢＵＦ１の入力直前の基準電圧ＶＲ
ＥＦ１は本来一定電圧である。しかしながら、このと
き、他の配線の電圧が変化すると、寄生容量をカップリ
ング容量として基板電圧も変動し、しかも、これによる
ノイズの大きさ、タイミング等は、場所毎に異なる。従
って、配線１に対する対極電圧をＧＮＤ１、配線２に対
する対極電圧をＧＮＤ２とした場合に、図示のごとく、
対極電圧ＧＮＤ１は＋方向に変化し、対極電圧ＧＮＤ２
は一方向に変化することがある。この場合には、入力信
号ＩＮ１’も＋方向に変化し、基準電圧ＶＲＥＦ１も−
方向に変化する。この結果、ＩＮ１’＜ＶＲＥＦ１とな
るタイミングＸが遅れることになり、従って、入力バッ
ファＢＵＦ１の動作が遅れることになる。
【０００９】なお、ＬＳＩ内部における配線へのノイズ
の影響を低減する方法として、図１２に示す多層金属配
線を利用したものがある（参照：特開平１−２３９９６
４号公報）。図１２において、１２０１は半導体基板、
１２０２、１２０４、１２０６は金属層、１２０３、１
２０４は絶縁層である。ここで、接地配線層１２０４と
電源配線層１２０６とを重ね合わせるようにレイアウト
する。こうして接地配線層１２０４を一方の電極、電源
配線層１２０６を他方の電極としたバイパスコンデンサ
を形成する。このバイパスコンデンサは、電源配線層１
２０６と接地配線層１２０４との間に巨大な容量をもた
せる役割を果たすため、局所的に電源配線層１２０６上
にノイズがのっても、その巨大な容量でノイズを吸収し
低減するというものである。これは、電源配線層１２０
６と接地配線層１２０４のごとく、ＬＳＩ内部で大きな
面積を占めており、かつ配線抵抗も数Ω程度と低いもの
どうしの間では有効である。しかしながら、図７の配線
２、４は、それほど大面積を占めず、配線抵抗も数百Ω
と高いので、バイパスコンデンサとして働く容量が小さ
く、あまり効果がない。また、バイパスコンデンサを充
分大きくしかつ配線抵抗を小さくするために、図７の配
線２、４を電源配線と同様に大面積を占めるようにレイ
アウトすると、ＬＳＩチップ面積が大きくなり、非現実
的である。
の影響を低減する方法として、図１２に示す多層金属配
線を利用したものがある（参照：特開平１−２３９９６
４号公報）。図１２において、１２０１は半導体基板、
１２０２、１２０４、１２０６は金属層、１２０３、１
２０４は絶縁層である。ここで、接地配線層１２０４と
電源配線層１２０６とを重ね合わせるようにレイアウト
する。こうして接地配線層１２０４を一方の電極、電源
配線層１２０６を他方の電極としたバイパスコンデンサ
を形成する。このバイパスコンデンサは、電源配線層１
２０６と接地配線層１２０４との間に巨大な容量をもた
せる役割を果たすため、局所的に電源配線層１２０６上
にノイズがのっても、その巨大な容量でノイズを吸収し
低減するというものである。これは、電源配線層１２０
６と接地配線層１２０４のごとく、ＬＳＩ内部で大きな
面積を占めており、かつ配線抵抗も数Ω程度と低いもの
どうしの間では有効である。しかしながら、図７の配線
２、４は、それほど大面積を占めず、配線抵抗も数百Ω
と高いので、バイパスコンデンサとして働く容量が小さ
く、あまり効果がない。また、バイパスコンデンサを充
分大きくしかつ配線抵抗を小さくするために、図７の配
線２、４を電源配線と同様に大面積を占めるようにレイ
アウトすると、ＬＳＩチップ面積が大きくなり、非現実
的である。
【００１０】また、図１３に示すごとく、電源配線１３
０１、１３０２を複数に分割し、信号配線１３０３、１
３０４の間に電源配線１３０１、１３０２を通してシー
ルドの役割をさせることにより、信号配線間のカップリ
ングによるノイズを低減しているものがある（参照：特
開平３−１２０７４３号公報）。これは、隣接配線間の
カップリングノイズに対して効果があるが、基板との間
の寄生容量からのカップリングノイズに対しては考慮さ
れていない。また、電源配線１３０１、１３０２を分割
し、これらの間に信号線をはさむということは、電源配
線１３０１、１３０２を分割しない場合に比べ、配線間
隔をあけるぶんだけチップ面積の損失である。
０１、１３０２を複数に分割し、信号配線１３０３、１
３０４の間に電源配線１３０１、１３０２を通してシー
ルドの役割をさせることにより、信号配線間のカップリ
ングによるノイズを低減しているものがある（参照：特
開平３−１２０７４３号公報）。これは、隣接配線間の
カップリングノイズに対して効果があるが、基板との間
の寄生容量からのカップリングノイズに対しては考慮さ
れていない。また、電源配線１３０１、１３０２を分割
し、これらの間に信号線をはさむということは、電源配
線１３０１、１３０２を分割しない場合に比べ、配線間
隔をあけるぶんだけチップ面積の損失である。
【００１１】従って、本発明の目的は、基準電圧型入力
バッファを用いた半導体装置において、チップ面積の増
大を招くことなく、ノイズによる動作の遅延を小さくす
ることである。
バッファを用いた半導体装置において、チップ面積の増
大を招くことなく、ノイズによる動作の遅延を小さくす
ることである。
【００１２】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、入力信号パッドと、基準電圧発生回路
と、入力信号パッドからの入力信号及び基準電圧発生回
路からの基準電圧信号を入力する入力バッファとを具備
する半導体装置において、基準電圧発生回路の出力近傍
に半導体装置の接地電圧を印加するために接地電圧入力
パッドを設け、かつ、この接地電圧入力パッドと基準電
圧発生回路の出力との間に補償キャパシタを接続したも
のである。
めに本発明は、入力信号パッドと、基準電圧発生回路
と、入力信号パッドからの入力信号及び基準電圧発生回
路からの基準電圧信号を入力する入力バッファとを具備
する半導体装置において、基準電圧発生回路の出力近傍
に半導体装置の接地電圧を印加するために接地電圧入力
パッドを設け、かつ、この接地電圧入力パッドと基準電
圧発生回路の出力との間に補償キャパシタを接続したも
のである。
【００１３】
【作用】上述の手段によれば、接地電圧入力パッド近傍
においては内部回路動作によるノイズの影響は小さい。
従って、補償キャパシタ自体はノイズ源となりにくい。
しかも、ノイズによって変動しない場所においては補償
キャパシタの容量値を大きくすればする程、基準電圧の
安定化に寄与する。
においては内部回路動作によるノイズの影響は小さい。
従って、補償キャパシタ自体はノイズ源となりにくい。
しかも、ノイズによって変動しない場所においては補償
キャパシタの容量値を大きくすればする程、基準電圧の
安定化に寄与する。
【００１４】
【実施例】図１は本発明に係る半導体装置の第１の実施
例を示すレイアウト図である。図１においては、図７と
同様に、入力バッファＢＵＦ１には、入力信号パッドＰ
１からの入力信号ＩＮ１が配線１を介して入力され、ま
た、基準電圧発生回路ＲＥＦからの基準電圧ＶＲＥＦ０
が配線２を介して入力される。この場合、入力バッファ
ＢＵＦ１の入力直前においては、入力信号ＩＮ１は配線
１の寄生抵抗Ｒ１１及び寄生容量Ｃ１１、Ｃ１２によっ
て入力信号ＩＮ１’となり、また、基準電圧ＶＲＥＦ０
は配線２の寄生抵抗Ｒ２１、Ｒ２２、Ｒ２３及び寄生容
量Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５によって基
準電圧ＶＲＥＦ１となる。従って、この場合も、実際に
は、入力バッファＢＵＦ１は、入力信号ＩＮ１’と基準
電圧ＶＲＥＦ１とを比較することにより出力電圧ＯＵＴ
１を発生する。
例を示すレイアウト図である。図１においては、図７と
同様に、入力バッファＢＵＦ１には、入力信号パッドＰ
１からの入力信号ＩＮ１が配線１を介して入力され、ま
た、基準電圧発生回路ＲＥＦからの基準電圧ＶＲＥＦ０
が配線２を介して入力される。この場合、入力バッファ
ＢＵＦ１の入力直前においては、入力信号ＩＮ１は配線
１の寄生抵抗Ｒ１１及び寄生容量Ｃ１１、Ｃ１２によっ
て入力信号ＩＮ１’となり、また、基準電圧ＶＲＥＦ０
は配線２の寄生抵抗Ｒ２１、Ｒ２２、Ｒ２３及び寄生容
量Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５によって基
準電圧ＶＲＥＦ１となる。従って、この場合も、実際に
は、入力バッファＢＵＦ１は、入力信号ＩＮ１’と基準
電圧ＶＲＥＦ１とを比較することにより出力電圧ＯＵＴ
１を発生する。
【００１５】また、図１においては、基準電圧発生回路
ＲＥＦは、接地電圧入力パッドＧＰの近傍に設けられて
いると共に、基準電圧発生回路ＲＥＦの出力にはその近
傍に設けられた補償キャパシタＣＣが接続されている。
ＲＥＦは、接地電圧入力パッドＧＰの近傍に設けられて
いると共に、基準電圧発生回路ＲＥＦの出力にはその近
傍に設けられた補償キャパシタＣＣが接続されている。
【００１６】接地電圧入力パッドＧＰに接地電圧が印加
されるので、接地電圧入力パッドＧＰに近傍における基
板等の対極電圧ＧＮＤに対するノイズの影響は小さい。
つまり、図２に示すごとく、接地電圧入力パッドＧＰに
抵抗ＲＡ、ＲＢ、ＲＣ、…を介して回路Ａ、Ｂ、Ｃ、…
が接続されている場合、接地電圧入力パッドＧＰより遠
い回路Ｃが動作して電流ｉが接地電圧入力パッドＧＰへ
流れると、対極電圧ＧＮＤ、ＧＮＤＡ、ＧＮＤＢ、ＧＮ
ＤＣは、ＧＮＤ＜ＧＮＤＡ＜ＧＮＤＢ＜ＧＮＤＣなる関
係があり、従って、接地電圧入力パッドＧＰ近傍の対極
電圧ＧＮＤへのノイズの影響が小さいことが分かる。
されるので、接地電圧入力パッドＧＰに近傍における基
板等の対極電圧ＧＮＤに対するノイズの影響は小さい。
つまり、図２に示すごとく、接地電圧入力パッドＧＰに
抵抗ＲＡ、ＲＢ、ＲＣ、…を介して回路Ａ、Ｂ、Ｃ、…
が接続されている場合、接地電圧入力パッドＧＰより遠
い回路Ｃが動作して電流ｉが接地電圧入力パッドＧＰへ
流れると、対極電圧ＧＮＤ、ＧＮＤＡ、ＧＮＤＢ、ＧＮ
ＤＣは、ＧＮＤ＜ＧＮＤＡ＜ＧＮＤＢ＜ＧＮＤＣなる関
係があり、従って、接地電圧入力パッドＧＰ近傍の対極
電圧ＧＮＤへのノイズの影響が小さいことが分かる。
【００１７】さらに、補償キャパシタＣＣは、図３に示
すごとく、ＭＯＳトランジスタのゲート容量で形成する
と、小面積で大きな容量値が得られる。つまり、図３に
おいて、基板（図示せず）に対して酸化膜を介してポリ
シリコン層３０１を形成し、ポリシリコン層３０１はコ
ンタクトＣＮＴ１を介して第１のアルミニウム層３０２
に接続され、基板内の不純物拡散層はコンタクトＣＮＴ
２、ＣＮＴ３を介して第２のアルミニウム層３０２に接
続されている。このとき、ゲート長Ｌ、ゲート幅Ｗを所
定値に設定する。
すごとく、ＭＯＳトランジスタのゲート容量で形成する
と、小面積で大きな容量値が得られる。つまり、図３に
おいて、基板（図示せず）に対して酸化膜を介してポリ
シリコン層３０１を形成し、ポリシリコン層３０１はコ
ンタクトＣＮＴ１を介して第１のアルミニウム層３０２
に接続され、基板内の不純物拡散層はコンタクトＣＮＴ
２、ＣＮＴ３を介して第２のアルミニウム層３０２に接
続されている。このとき、ゲート長Ｌ、ゲート幅Ｗを所
定値に設定する。
【００１８】たとえば、図４に示すごとく、寄生容量Ｃ
２１〜Ｃ２５の総容量を数ｐＦ程度とすれば、補償キャ
パシタＣＣの容量を数１０００ｐＦ程度に設定すれば、
寄生容量Ｃ２１〜Ｃ２５をカップリング容量としたノイ
ズは補償キャパシタＣＣに吸収されて小さくなる。
２１〜Ｃ２５の総容量を数ｐＦ程度とすれば、補償キャ
パシタＣＣの容量を数１０００ｐＦ程度に設定すれば、
寄生容量Ｃ２１〜Ｃ２５をカップリング容量としたノイ
ズは補償キャパシタＣＣに吸収されて小さくなる。
【００１９】ところで、ノイズがゆっくりしたものなら
ば、補償キャパシタＣＣでノイズは吸収できるが、ノイ
ズがはやいものの場合、寄生抵抗Ｒ２１、Ｒ２２のため
に、このノイズが吸収できない。たとえば、寄生抵抗Ｒ
２１、Ｒ２２の合計抵抗が４００Ω、寄生容量Ｃ２１、
Ｃ２２、Ｃ２３及び補償キャパシタＣＣの容量の合計容
量が５０ｐＦの場合には、図１のノードＮ1から補償キ
ャパシタＣＣを見たときのＣＲ時定数は、４００×５０
ｐＦ＝２０ｎｓである。従って、周期２０ｎｓより充分
ゆっくりしたノイズならば、補償キャパシタＣＣで吸収
できるが、周期数ｎｓのはやいノイズに対しては、補償
キャパシタＣＣでは吸収しきれない。そこで、図１に示
すように、入力信号ＩＮの配線１と基準電圧ＶＲＥＦ０
の配線２とを並走させる。これにより、配線１の入力信
号パッドＰ１から入力バッファＢＵＦ１の入力直前まで
の間と、配線２のノードＮ1から入力バッファＢＵＦ１
の入力直前までの間では、基板等を対極とする寄生容量
をカップリング容量とするノイズが両配線に対して同様
に加わるので、差動入力型の入力バッファＢＵＦ１にお
いて、キャンセルされ、この結果、ノイズによる動作遅
延が小さくなる。
ば、補償キャパシタＣＣでノイズは吸収できるが、ノイ
ズがはやいものの場合、寄生抵抗Ｒ２１、Ｒ２２のため
に、このノイズが吸収できない。たとえば、寄生抵抗Ｒ
２１、Ｒ２２の合計抵抗が４００Ω、寄生容量Ｃ２１、
Ｃ２２、Ｃ２３及び補償キャパシタＣＣの容量の合計容
量が５０ｐＦの場合には、図１のノードＮ1から補償キ
ャパシタＣＣを見たときのＣＲ時定数は、４００×５０
ｐＦ＝２０ｎｓである。従って、周期２０ｎｓより充分
ゆっくりしたノイズならば、補償キャパシタＣＣで吸収
できるが、周期数ｎｓのはやいノイズに対しては、補償
キャパシタＣＣでは吸収しきれない。そこで、図１に示
すように、入力信号ＩＮの配線１と基準電圧ＶＲＥＦ０
の配線２とを並走させる。これにより、配線１の入力信
号パッドＰ１から入力バッファＢＵＦ１の入力直前まで
の間と、配線２のノードＮ1から入力バッファＢＵＦ１
の入力直前までの間では、基板等を対極とする寄生容量
をカップリング容量とするノイズが両配線に対して同様
に加わるので、差動入力型の入力バッファＢＵＦ１にお
いて、キャンセルされ、この結果、ノイズによる動作遅
延が小さくなる。
【００２０】図５は本発明に係る半導体装置の第２の実
施例を示すレイアウト図である。図５において、図７の
場合と同様に、入力バッファＢＵＦ２及び入力信号パッ
ド２を付加してある。この場合、寄生抵抗Ｒ３１、Ｒ３
２及び寄生容量Ｃ３１、Ｃ３２を有する入力信号Ｐ２の
配線３と、寄生抵抗Ｒ４１及び寄生容量Ｃ４１、Ｃ４２
を有する基準電圧ＶＲＥＦ０の配線４とが並走してい
る。半導体装置においては、入力バッファは複数ある場
合が普通なので、第２の実施例が第１の実施例よりも現
実的である。図５に示すように、本発明を適用する場
合、基準電圧配線は、たとえ配線長が長くなるとして
も、他の回路群のある領域を迂回し、基板ノイズの小さ
いところを通したほうが有効である。なぜなら、第２の
実施例では、ノイズ源となる寄生容量Ｃ３１、Ｃ３２、
Ｃ４１、Ｃ４２は、入力信号ＩＮ２と基準電源ＶＲＥＦ
０とに対して同相ノイズとなるので悪影響はなく、寄生
抵抗Ｒ３１、Ｒ４１も、回路動作上ほとんど無関係とな
るからである。
施例を示すレイアウト図である。図５において、図７の
場合と同様に、入力バッファＢＵＦ２及び入力信号パッ
ド２を付加してある。この場合、寄生抵抗Ｒ３１、Ｒ３
２及び寄生容量Ｃ３１、Ｃ３２を有する入力信号Ｐ２の
配線３と、寄生抵抗Ｒ４１及び寄生容量Ｃ４１、Ｃ４２
を有する基準電圧ＶＲＥＦ０の配線４とが並走してい
る。半導体装置においては、入力バッファは複数ある場
合が普通なので、第２の実施例が第１の実施例よりも現
実的である。図５に示すように、本発明を適用する場
合、基準電圧配線は、たとえ配線長が長くなるとして
も、他の回路群のある領域を迂回し、基板ノイズの小さ
いところを通したほうが有効である。なぜなら、第２の
実施例では、ノイズ源となる寄生容量Ｃ３１、Ｃ３２、
Ｃ４１、Ｃ４２は、入力信号ＩＮ２と基準電源ＶＲＥＦ
０とに対して同相ノイズとなるので悪影響はなく、寄生
抵抗Ｒ３１、Ｒ４１も、回路動作上ほとんど無関係とな
るからである。
【００２１】図７における入力バッファＢＵＦ１の動作
を示す図６の（Ａ）と図１、図５における入力バッファ
ＢＵＦ２の動作を示す図６の（Ｂ）との比較から分るよ
うに、上述の第１、第２の実施例によればノイズによる
動作遅延は小さくなる。
を示す図６の（Ａ）と図１、図５における入力バッファ
ＢＵＦ２の動作を示す図６の（Ｂ）との比較から分るよ
うに、上述の第１、第２の実施例によればノイズによる
動作遅延は小さくなる。
【００２２】
【発明の効果】以上説明したように本発明によれば、チ
ップ面積を増大することなく、ノイズによる動作遅延を
小さくすることができる。
ップ面積を増大することなく、ノイズによる動作遅延を
小さくすることができる。
【図１】本発明に係る半導体装置の第１の実施例を示す
レイアウト図である。
レイアウト図である。
【図２】図１の接地電圧入力パッドの近傍の対極電圧へ
のノイズの影響を説明する回路図である。
のノイズの影響を説明する回路図である。
【図３】図１の補償キャパシタを示す図である。
【図４】図１におけるノイズの低減を説明する回路図で
ある。
ある。
【図５】本発明に係る半導体装置の第２の実施例を示す
レイアウト図である。
レイアウト図である。
【図６】
図７の入力バッファ及び図１、図５の入力バッ
ファの動作を示すタイミング図である。
ファの動作を示すタイミング図である。
【図７】従来の半導体装置を示すレイアウト図である。
【図８】図７の入力バッファの回路図である。
【図９】図７の基準電圧発生回路の回路図である。
【図１０】図７の寄生容量を説明する斜視図である。
【図１１】図７の動作を示すタイミング図である。
【図１２】従来のノイズの低減方法を示すレイアウト図
である。
である。
【図１３】従来のノイズの低減方法を示すレイアウト図
である。
である。
Ｐ１、Ｐ２…入力信号パッド ＩＮ１、ＩＮ２、ＩＮ１’、ＩＮ２’…入力信号 ＢＵＦ１、ＢＵＦ２…入力バッファ ＶＲＥＦ０、ＶＲＥＦ１…基準電圧 ＲＥＦ…基準電圧発生回路 Ｃ１１、Ｃ１２、…、Ｃ２１、Ｃ２２、…寄生容量 Ｒ１１、Ｒ２１、Ｒ３１、Ｒ４１…寄生抵抗 １、２、３、４…配線 ＧＰ…接地電圧入力パッド ＣＣ…補償キャパシタ
Claims (3)
- 【請求項１】 入力信号パッド（Ｐ１，Ｐ２）と、 基準電圧発生回路（ＲＥＦ）と、前記入力信号パッドからの入力信号を前記基準電圧発生
回路の基準電圧信号（ＶＲＥＦＯ）と比較して入力する
差動型入力バッファ（ＢＵＦ１，ＢＵＦ２）と 、を具備し、 前記入力信号パッドと前記差動型入力バッファとの間の
配線に対して、前記基準電圧発生回路と前記差動型入力
バッファとの間の配線を並走させた 半導体装置。 - 【請求項２】 前記入力信号の電圧振幅がＴＴＬレベル
であり、前記差動型入力バッファの出力の電圧レベルが
ＣＭＯＳレベルである請求項１に記載の半導体装置。 - 【請求項３】 入力信号パッド（Ｐ１，Ｐ２）と、 基準電圧発生回路（ＲＥＦ）と、 前記入力信号パッドからの入力信号及び前記基準電圧発
生回路からの基準電圧信号（ＶＲＥＦＯ）を入力する入
力バッファ（ＢＵＦ１，ＢＵＦ２）と を具備する半導体
装置において、 前記基準電圧発生回路の出力近傍に前記半導体装置の接
地電圧を印加するために接地電圧入力パッド（ＧＰ）を
設け、かつ、該接地電圧入力パッドと前記基準電圧発生
回路の出力との間に補償キャパシタ（ＣＣ）を接続し、 前記入力信号の電圧振幅がＴＴＬレベルであり、前記入
力バッファの出力の電圧レベルがＣＭＯＳレベルである
半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317390A JP2684976B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体装置 |
| US08/339,729 US5557235A (en) | 1993-11-24 | 1994-11-14 | Semiconductor device comprising a grounding pad near a reference signal pad and a capacitor between the pads |
| EP94118039A EP0654906B1 (en) | 1993-11-24 | 1994-11-15 | Semiconductor device comprising a grounding pad near a reference signal pad and a capacitor between the pads |
| DE69422887T DE69422887T2 (de) | 1993-11-24 | 1994-11-15 | Halbleitervorrichtung mit einer Erdklemme in der Nähe einer Referenzsignalklemme und mit einer Kapazität zwischen den zwei Klemmen |
| KR1019940030851A KR0165991B1 (ko) | 1993-11-24 | 1994-11-23 | 기준 신호 패드 근처의 접지 패드와 패드간에 캐패시터를 포함하는 반도체 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317390A JP2684976B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147380A JPH07147380A (ja) | 1995-06-06 |
| JP2684976B2 true JP2684976B2 (ja) | 1997-12-03 |
Family
ID=18087722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317390A Expired - Fee Related JP2684976B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5557235A (ja) |
| EP (1) | EP0654906B1 (ja) |
| JP (1) | JP2684976B2 (ja) |
| KR (1) | KR0165991B1 (ja) |
| DE (1) | DE69422887T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59500516D1 (de) * | 1995-05-05 | 1997-09-18 | Siemens Ag | Konfigurierbare integrierte Schaltung |
| US5926064A (en) * | 1998-01-23 | 1999-07-20 | National Semiconductor Corporation | Floating MOS capacitor |
| US6052012A (en) * | 1998-06-29 | 2000-04-18 | Cisco Technology, Inc. | Method and apparatus for clock uncertainly minimization |
| JP2000049585A (ja) * | 1998-07-31 | 2000-02-18 | Fujitsu Ltd | 出力バッファ回路 |
| US6172528B1 (en) | 1999-01-20 | 2001-01-09 | Fairchild Semiconductor Corporation | Charge sharing circuit for fanout buffer |
| US20090277670A1 (en) * | 2008-05-10 | 2009-11-12 | Booth Jr Roger A | High Density Printed Circuit Board Interconnect and Method of Assembly |
| JP6495145B2 (ja) * | 2015-09-11 | 2019-04-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS59169166A (ja) * | 1983-03-16 | 1984-09-25 | Hitachi Ltd | 半導体装置 |
| JPS61218143A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6352464A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| US4786828A (en) * | 1987-05-15 | 1988-11-22 | Hoffman Charles R | Bias scheme for achieving voltage independent capacitance |
| JPS6465864A (en) * | 1987-09-04 | 1989-03-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH01113993A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 半導体集積回路 |
| JPH01239964A (ja) * | 1988-03-22 | 1989-09-25 | Nec Corp | 半導体集積回路の電源配線レイアウト法 |
| US4926066A (en) * | 1988-09-12 | 1990-05-15 | Motorola Inc. | Clock distribution circuit having minimal skew |
| JPH0348455A (ja) * | 1989-04-17 | 1991-03-01 | Nec Corp | 半導体装置 |
| JP2645142B2 (ja) * | 1989-06-19 | 1997-08-25 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JPH03120743A (ja) * | 1989-10-03 | 1991-05-22 | Nec Corp | 半導体装置 |
-
1993
- 1993-11-24 JP JP5317390A patent/JP2684976B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-14 US US08/339,729 patent/US5557235A/en not_active Expired - Fee Related
- 1994-11-15 DE DE69422887T patent/DE69422887T2/de not_active Expired - Fee Related
- 1994-11-15 EP EP94118039A patent/EP0654906B1/en not_active Expired - Lifetime
- 1994-11-23 KR KR1019940030851A patent/KR0165991B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0654906A2 (en) | 1995-05-24 |
| DE69422887D1 (de) | 2000-03-09 |
| EP0654906A3 (en) | 1996-02-14 |
| US5557235A (en) | 1996-09-17 |
| EP0654906B1 (en) | 2000-02-02 |
| DE69422887T2 (de) | 2000-10-12 |
| KR0165991B1 (ko) | 1998-12-15 |
| KR950015754A (ko) | 1995-06-17 |
| JPH07147380A (ja) | 1995-06-06 |
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